[VHDL编程] AdderEmodelSim

说明：altera Quartus II modelSim 自動模擬搭配，內有範例。 (含電路) -altera Quartus II modelSim with automatic simulation, there are examples. (With circuit)
<陳小龍> 在 2025-06-02 上传 | 大小：187kb | 下载：0

[VHDL编程] traffic

说明：模拟交通灯 verilog CPLD EPM1270 源代码-Simulation of traffic lights verilog CPLDEPM1270 source code
<韩思贤> 在 2025-06-02 上传 | 大小：187kb | 下载：0

[VHDL编程] verilog_intr

说明：Verilog Overview n Basic Structure of a Verilog Model n Components of a Verilog Module – Ports – Data Types – Assigning Values and Numbers – Operators – Behavioral Modeling • Continuous Assignments
<小刚> 在 2025-06-02 上传 | 大小：187kb | 下载：0

[VHDL编程] buchangkebian

说明：基于FPGA，在quartus上，用WHDL语言编写的步长可变的加减计数计。完整项目。-Based on FPGA, in Quartus, with written in WHDL language variable step addition and subtraction counts in. Complete the project.
<莫小禹> 在 2025-06-02 上传 | 大小：188kb | 下载：0

[VHDL编程] 10_ps2_keyboard_test

说明：FPGA通过ps2接收键盘数据，然后把接收到的字母A到Z键值转换相应的ASII码，通过串口发送到PC机上。 实验时，需要接键盘，还要用调试助手，下载程序后，在键盘上按下一个键，比如A，则在PC调试助手上可看到A -Through FPGA receive the ps2 keyboard data, and then receive the letters from A to Z key value into correspon
<珍宝> 在 2025-06-02 上传 | 大小：188kb | 下载：0

[VHDL编程] cordic

说明：verilog实现的cordic算法，很好的代码，实际项目中使用过的。-verilog cordic
<yuliguo> 在 2025-06-02 上传 | 大小：188kb | 下载：0

[VHDL编程] iic

说明：verilog语言，iic通信，led显示-verilog language, iic communications, led display
<leandia> 在 2025-06-02 上传 | 大小：188kb | 下载：0

[VHDL编程] The-encoder-and-decoder-for-ASK-CMI

说明：青创电子的CMI-编码器和译码器程序代码，实现编码和译码功能-Green and electronic CMI- encoder and decoder program code, realize the encoding and decoding function
<JIM> 在 2025-06-02 上传 | 大小：188kb | 下载：0

[VHDL编程] 13_TLC5615_test

说明：TLV5615的CPLD驱动程序，对时序操作方法作了详细的介绍-CPLD driver TLV5615 and timing methods of operation were described in detail
<费时> 在 2025-06-02 上传 | 大小：188kb | 下载：0

[VHDL编程] 1-flowingled

说明：基于Xilinx Spartan6 简单的流水灯实验 VHDL -Based on Xilinx Spartan6 simple VHDL test water lights
<康二栋1号> 在 2025-06-02 上传 | 大小：188kb | 下载：0

[VHDL编程] state_machine

说明：同样是简单的MAX II编程，状态机顾名思义，0到8的循环显示，用到了数码管。(The same is a simple MAX II programming, the state machine as its name suggests, 0 to 8 of the cycle display, using the digital tube.)
<游子游荡 > 在 2025-06-02 上传 | 大小：188kb | 下载：0

[VHDL编程] dpll

说明：数字全锁相环的介绍文章，讲述了数字锁相环的实现原理和实现步骤(The introduction of the digital full phase locked loop is introduced, and the realization principle and the implementation steps of the digital phase locked loop are described)
<CrazyICer> 在 2025-06-02 上传 | 大小：188kb | 下载：0