[VHDL编程] EDA_Design_Repor_for_FIR_Filter

说明：基于Quartus II的17阶FIR滤波器设计报告，详细介绍了从FIR滤波器原理到设计实现的全过程，适合学习。-Quartus II-based 17-order FIR filter design report, detailed from the realization of FIR filter theory to design the whole process, suitable for learning.
<张永杰> 在 2025-06-06 上传 | 大小：185kb | 下载：1

[VHDL编程] CLK_5

说明：verilog实现时钟的奇数分频，通过ISE仿真。-verilog to achieve the odd clock frequency, by ISE simulation.
<ll> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] boxingfashengqi

说明：DDS波形发生器，能够产生方波和正弦波的双通道的波形发生器，在quartus环境下运行-DDS waveform generator to produce square wave and sine wave of dual-channel waveform generator, runs under the environment in quartus
<李欣> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] stop_watch

说明：实现跑表功能精确度为0.01秒。（使用ACEX1K系列EP1K30TC144-3芯片）-Stopwatch function to achieve an accuracy of 0.01 seconds. (Using ACEX1K series EP1K30TC144-3 chip)
<Haifengqingfu> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] Synchronous-sampling

说明：飞行试验同步采样规则，主要用于固态记录仪的研发-Synchronous sampling test flight rules, mainly for the development of solid-state recorder
<易> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] Image_Registration_rar

说明：fpga implementation of image processing
<prasanna> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] state-machine-design

说明：状态机设计的苦干个不错的例子，ＶＨＤＬ语言编写，相信会对verilog的学习者有帮助-State machine design a good example of hard work, VHDL language.Ｉthink it will help verilog　learners
<王建伟> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] a

说明：多路复用信号产生电路的建模与VHDL设计 时分多路 原理 模型 模块建模-Multiplexed signal generation circuit modeling and design of time-division multiplexing principle VHDL model modeling module
<> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] cf_fir_latest.tar

说明：基于AD算法的FIR滤波器！需要的人可以参考！-FIR filter algorithm based on AD! Can refer people in need!
<吴锦干> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] Verilog-HDL--design-skill

说明：该文档很好的介绍了verilog的设计方法，讲的比较详细，希望对读者有帮助-A good introduction to the document verilog design methodology, speaking in more detail, hope to help readers
<yangfeng> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] 81

说明：一个关于ＪＰＥＧ的例子，是用Verilog编写的，可以综合。-A case of JPEG is written in Verilog, can be integrated.
<wanglixia> 在 2025-06-06 上传 | 大小：185kb | 下载：0

[VHDL编程] sasi-fr_div

说明：分频器——十分频。每十个时钟脉冲就输出一个脉冲-Divider- very frequent. Every ten clock pulses output a pulse
<伊麦兜> 在 2025-06-06 上传 | 大小：185kb | 下载：0