[VHDL编程] An-Accurate-branch-prediction

说明：一种精确的分支预测微处理器模型 关键词 分支预测； 指令级并行； 乱序执行； 分支误预测； 指令预取； 指令窗口大小-An Accurate branch prediction microprocessor model
<刘全> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] BCD

说明：编译完成并分配了管脚后，利用EDA6000启动电路，利用两个四位拨码开关实现两个BCD码的输入，通过数码管显示的结果表明电路设计结果符合预期，能正确的完成BCD码的加法。-Compilation and distribution of the pin, the use of EDA6000 start circuit, using two four DIP switches to achieve two BCD code input, through the digital display of
<吴琦轩> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] fir_filt

说明：FIR Filter desin in Xilix FPGA
<jai> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] nand_2

说明：在Quartus II中用VHDL语言编写的用真值表来实现的与非门电路程序。-In Quartus II using VHDL language with the truth table to achieve the non-gate process.
<林燕> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] DATA_CONV_ENCODE

说明：OFDM系统中的多码速卷积码的FPGA实现,可以实现1/2,3/4,2/3等码率!-convolution encoder!
<刘思成> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] mux_4d

说明：利用元件例化设计的4位4选一数据选择器。（包含了一位四选一数据选择器的设计）-Use components instantiated design four 4 choose a data selector. (including a four choose a multiplexer design)
<伍利衡> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] DATA_CONV_ENCODE

说明：卷积编码 2,1,7verilog h d l 书上源代码-DATA_CONV_ENCODE 2,1,7 verilog h dl
<李重仪> 在 2025-06-13 上传 | 大小：158kb | 下载：1

[VHDL编程] Phoenix1

说明：一个模10范围0-9的计数器，要求有输入端时钟clk、清零clr，4位输出； 还有一个模60范围0-59计数器，要求有输入端clk、clr、使能端en，分别以4位输出个位0-9与十位0-5，输出进位co-another counter
<童超> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] 8.19-elevator

说明：电梯控制器VHDL程序与仿真 Elevator controller VHDL program and simulation -Elevator controller VHDL program and simulation
<ll> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] flip_flop

说明：使用verilog语言，在FPGA开发工具ISE上实现触发器功能。-The use of Verilog language, in FPGA ISE development tools to achieve the flip-flop function.
<丁帅> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] verilog-hdl-135

说明：verilog hdl语言入门书中的135个应用程序-verilog hdl language entry book of 135 applications
<皓> 在 2025-06-13 上传 | 大小：158kb | 下载：0

[VHDL编程] clk_div

说明：用Verilog HDL实现对时钟的四分频和16分频，并在Quartus上仿真-Clock divided by four and divided by 16, and in the Quartus simulation using Verilog HDL
<钟轩> 在 2025-06-13 上传 | 大小：158kb | 下载：0