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[VHDL编程] Lab4_hex7seg
说明:7段译码器的设计与实现.nexy3开发板。通过使用ISE软件进行7段译码器的设计与实现。-Xilinx ISE 12.3.nexy3<penglx1803> 在 2025-06-13 上传 | 大小:158kb | 下载:0
[VHDL编程] ledverilog
说明:FPGA简单应用,VHDL程序,LED驱动程序,供学习参考。-FPGA and simple application, VHDL program, LED driver, provide the reference for the study.<浮云之上> 在 2025-06-13 上传 | 大小:158kb | 下载:0
[VHDL编程] DATA_Pilot_Insert
说明:无线通信系统导频插入模块。ISE完整工程。 -Pilot insert module for wireless telecom system.ISE full project.<田田> 在 2025-06-13 上传 | 大小:158kb | 下载:0
[VHDL编程] puerto-Uart-rs232
说明:UART PORT VHDL USING DE2-115<crisalex> 在 2025-06-13 上传 | 大小:158kb | 下载:0
[VHDL编程] Judgment-leap-year-by-Verilog
说明:Verilog的闰年实现,已经在数码管显示中正确实现-Verilog realize the leap year, has been correctly implemented in the digital display<xiao heshang> 在 2025-06-13 上传 | 大小:158kb | 下载:0
[VHDL编程] full_adder
说明:全加器,可以实现数据的加法运算,有来自低位的进位和向高位的进位。(Full adder, data can be added to the operation, there are low from the carry and to the high carry.)<随风追月 > 在 2025-06-13 上传 | 大小:158kb | 下载:0
[VHDL编程] Adept SDKv1-3
说明:开发板资料,适用于赛灵思的板子,欢迎大家下载(Examine your code to determine if this port should be declared as an INOUT, or if the assignment to this port should not have been made. If this signal connects to submodules, consider the type and lower-level functionality of<超93> 在 2025-06-13 上传 | 大小:158kb | 下载:0