[VHDL编程] hanming-and-crc

说明：比较流行的汉明码和crc 的一些教程和编码译码的程序-Hamming code and a number of tutorials and programs crc
<g> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] AssignmentP3

说明：Assignment 3 Construct VHDL models for 74-139 dual 2-to-4-line decoders using three descr iption styles, i.e., behavioral, dataflow and structural descr iptions. (1) Synthesize and (2) simulate these models respectively in the environment of Xilinx
<魏攸> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] 52fcf7cec5ae

说明：Verilog HDL语言编写的VGA显示驱动程序！-Verilog HDL language, VGA display driver!
<雪圣> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] RS-encode_FPGA

说明：利用FPGA开发软件 进行rs编码的仿真 模拟RS编码的过程步骤-rs code in FPGA
<bubble> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] Design-exercise-M_sequence

说明：通信系统电路设计练习： M序列编码/解码器的设计 作业的背景及训练目的 为了给通信专业的同学们提供一个设计实践的机会，在最短的时间段内掌握数字设计的动手能力，提高Verilog语言的使用能力，所以专门设计了这样一个难度适中的数字通信系统设计练习。本练习是根据工程实际问题提出的，但为了便于同学理解，对设计需求指标做了许多简化。希望同学们在设计范例和老师的指导下，一步一步地达到设计目标。期望同学们能在两至三周内，参考设计范例，独立完成自己的设计任务，在这一过程中学习用Verilog
<> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] 06_sled

说明：用Verilog HDL语言编写数码管静态显示-Use Verilog HDL language digital tube static display
<张文瑞> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] Example9

说明：一个基于FPGA的四位全加器的小程序，输入两个二进制数并计算结果。-An FPGA-based four full adder applet, enter two binary numbers and calculations.
<卢进> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] LCD_counter

说明：xilinx spartan3E 开发板上LCD显示屏驱动，并显示周期为一分钟的计数器。-Xilinx spartan3E development board on the LCD display drive, and display the cycle counter for a minute.
<张瀚元> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] Example-b8-6

说明：Synplify Pro综合流程，体会Synplify Pro综合工具的使用方法与技-Synplify Pro synthesis process, and technology usage experience of Synplify Pro synthesis tool
<lihao> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] lut_multiplier

说明：使用verliog设计实现LUT查找表乘法器，通过modelsim仿真验证通过-Designed and implemented using the LUT lookup table verliog multipliers, through simulation by modelsim
<吴刚> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] ADDR

说明：8位全加器，包括半加器verilog文件，全加器verilog文件，8位全加器verilog文件，和8位全加器测试testbench文件-8 full adder, including half adder, full adder Verilog file, Verilog file, 8 full adder Verilog files, and 8 full adder test testbench file
<JJ> 在 2025-06-19 上传 | 大小：138kb | 下载：0

[VHDL编程] multi

说明：tr stgae farf af afadfczdc ar a faf
<Denisa Todos> 在 2025-06-19 上传 | 大小：138kb | 下载：0