[VHDL编程] percent

说明：verilog编写的计算百分比模块-Verilog prepared by calculating the percentage module
<刘陆陆> 在 2025-06-26 上传 | 大小：91kb | 下载：0

[VHDL编程] rtl

说明：用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看-verilogrtl After the former imitation through imitation, it can run on the look modelsim
<刘吉> 在 2025-06-26 上传 | 大小：91kb | 下载：0

[VHDL编程] URAT_VHDL

说明：URAT VHDL程序与仿真 各程序运行环境为MAXPLUS_-UART procedures and VHDL simulation environment for the operation of the procedures for MAXPLUS_
<王光辉> 在 2025-06-26 上传 | 大小：91kb | 下载：0

[VHDL编程] I2C_loader

说明：用FPGA做主控制器，对IIC从设备配置参数的源程序。Xilinx提供-FPGA master controller, right from the IIC equipment configuration parameters of the source. Xilinx offer
<cloud> 在 2025-06-26 上传 | 大小：91kb | 下载：0

[VHDL编程] cordic.tar

说明：cordic程序的VHDL程序源码及说明，有详细的说明，程序有注释-cordic procedures procedures VHDL source code and explanations are detailed explanations, procedures Notes
<mh> 在 2025-06-26 上传 | 大小：91kb | 下载：0

[VHDL编程] FPGA_bit_clock_data_recovery

说明：基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method
<sam zeng> 在 2025-06-26 上传 | 大小：91kb | 下载：0

[VHDL编程] aurora_IP

说明：Aurora协议是一款高带宽、低成本、可扩展、框架简洁、适合点对点串行数据传输的协议。-Aurora protocol is a high-bandwidth, low-cost, scalable, simple fr a mework for point to point serial data transfer protocol.
<Lay> 在 2025-06-26 上传 | 大小：92kb | 下载：1

[VHDL编程] 8_1

说明：一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, le
<白学 > 在 2025-06-26 上传 | 大小：92kb | 下载：0

[VHDL编程] fadder_4v

说明：利用quartus9.0中verilog语言实现的四位全加器，亲测有效(Using quartus9.0 Verilog language to achieve the four bit full adder, pro test effective)
<wqjms > 在 2025-06-26 上传 | 大小：92kb | 下载：0

[VHDL编程] 8位数字显示的简易频率计

说明：（1）能够测试10HZ~10MHZ的方波信号； （2）电路输入的基准时钟为1HZ，要求测量值以8421BCD码形式输出； （3）系统有复位键； （4）采用分层次分模块的方法，用Verilog HDL进行设计，并对各个模块写出测试代码； （5）具体参照说明文档（包含源代码，仿真图，测试波形，详细的设计说明）(A square wave signal capable of testing 10HZ~10MHZ; (2) the reference clock input by the ci
<浅月紫竹林 > 在 2025-06-26 上传 | 大小：92kb | 下载：0

[VHDL编程] BJDJ

说明：实现步进电机的驱动控制，可以实现精准步距角控制(Stepper motor driver control)
<cxylosing > 在 2025-06-26 上传 | 大小：92kb | 下载：0

[VHDL编程] LSFR design

说明：-- This testbench has been automatically generated using types std_logic and -- std_logic_vector for the ports of the unit under test. Xilinx recommends -- that these types always be used for the top-level I/O of a design in order -- to guarantee
<essaidioualid@gmail.com> 在 2022-09-13 上传 | 大小：91.46kb | 下载：0