[VHDL编程] fdivision

说明：用verilog编写适中分频器 并且还有测试程序-verilog prepared with moderate frequency divider and another test procedures
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[VHDL编程] VHDL-six

说明：用VHDL语言实现六分频，并且已经通过编译和仿真。由此可举一反三，实现任意偶数次分频。-VHDL six minutes frequency, and has been through translation, and simulation. From this we can draw a number at random dual frequency.
<philohb> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] FIFO_Syn

说明：
<shenyunfei> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] tcl_io

说明：
<xad> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] arm10_verilog

说明：arm10_verilog.rar是基于arm10的verilog代码，对学习和理解 arm10的工作原理和做基于verilog的FPGA开发有帮助。-arm10_verilog.rar is based on the ARM10
<houlongting> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] n-thingeterroot

说明：
<zhang tian> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] Fibonacci_sequence

说明：用MATLAB 里的XILINX BLOCKS编写, 实现Fibonacci sequence算法, 当F为0时, 输出为0 F为1时, 输出为1 当F为N 时, 输出为F的N-1 加上 F的N-2.-Using MATLAB in the XILINX BLOCKS prepared realize Fibonacci sequence algorithm, when F is 0, the output for 0 F for one, the output is 1 when F is N
<zhang tian> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] problems123

说明：VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，-Design Reuse with VHDL, the designed capacity of large-scale, readable, and easy to compile the advantages of increas
<jing> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] chengxu

说明：信号测量 实时显示 延时2秒 键盘扫描-Signal measurement in real-time display the keyboard scanning delay 2 seconds
<丁涛> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] 8051core

说明：8051 VHDL IP Core，有兴趣的可以-8051 VHDL IP Core, who are interested can
<lllixplg> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] yueqvyanzou

说明：基于MUXPLUS2的VHDL程序，实现音乐播放，-MUXPLUS2 the VHDL-based procedures, the realization of music player,
<刘英> 在 2025-06-15 上传 | 大小：25kb | 下载：0

[VHDL编程] 2000JUN27_PL_CT_AN6

说明：vhdl application notes in pdft format
<david> 在 2025-06-15 上传 | 大小：25kb | 下载：0