[VHDL编程] 0

说明：用VHDL语言设计一个校验器，用for loop实现8位数据的偶校验，-With a for loop to achieve 8-bit data parity
<李红蕾> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] FIFO-verilog

说明：两种异步FIFO设计以及源代码（Verilog）-Two asynchronous FIFO design and source code (Verilog)
<范先龙> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] SHIZHONG

说明：这个是我自己做的一个电子时钟，用4位数码管，合泰单片机-This is my own doing an electronic clock, with four digital control, microcontroller Hetai
<王太刚> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] 16V8-luojimen

说明：With 16 V8R making a gate
<ROBIN> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] PseudoHC11_MCU

说明：This extensive proyect turns an FPGA or CPLD into an HC11 simulation. It takes in various opcodes and performs several 8bit operations. The package includes an ALU, UART, RAM module, LCD display and 7 segments as well.-This extensive proyect turns an
<mahedros87> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] xlgeneratebutton_example

说明：its a xlgenerator ie xilinx and matlab for cordic
<sri karthik> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] logiclock_makefile

说明：一个CPLD/FPGA的程序，初学者可以看看，应该有帮助的-Code for CPLD/FPGA,useful !
<fang> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] Verilog_UART

说明：universal asynchronous (UART) are designed in averilog module to easly implemented.-universal asynchronous (UART) are designed in averilog module to easly implemented.
<rajapraba> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] fir_block

说明：用generator 系统平台实现滤波器，很好用。希望对大家有用。-The filter generator system platform, easy to use. The hope that useful。
<李小坎> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] C8051F340

说明：基于led,lcd，显示的程序课题设计练习-led,lcd 显示的程序课题设计练习
<翼诚> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] LowSignal

说明：单片机控制DAC产生的信号发生器程序。低频，超低频信号输出。-MCU control signal generator program generated by the DAC. Low-frequency, ultra-low-frequency signal output.
<武光辉> 在 2025-06-20 上传 | 大小：12kb | 下载：0

[VHDL编程] xinhaofashengqi

说明：信号发生器代码能实现正弦波方波锯齿波等波形-The program can realize sine wave of square wave sawtooth wave waveform
<韦荣铭> 在 2025-06-20 上传 | 大小：12kb | 下载：0