[VHDL编程] Altera_uart_Verilog

说明：FPGA/CPLD应用,uart的Verilog HDL原码-FPGA/CPLD applications, UART Verilog HDL source
<cyberworm> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] uartvhdl

说明：一个在FPGA芯片上实现UART功能的vhdl源代码，提供了UART的集成-an FPGA chip to achieve UART function vhdl source code, providing integrated UART
<王利> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] DCT_vhdl

说明：IDCT-M is a medium speed 1D IDCT core -- it can accept a continous stream of 12-bit input words at a rate of -- 1 bit/ck cycle, operating at 50MHz speed, it can process MP@ML MPEG video -- the core is 100％ synthesizable-IDCT-M is a medium speed
<陈朋> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] wave_genarator_vhdl

说明：vhdl波形发生程序.实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 各种波形的线形叠加输出。 -vhdl waveform occurred procedures. 4 achieve common sinusoidal waveform, 1.30, sawtooth, square-wave (A, B) the frequency and amplitude control
<江汉> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] adder_ahead8bit

说明：本文件提供了用verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.-using verilog HDL achieve the eight-ahead adder, fully demonstrates the CLA for ordinary Adder and the distinction between.
<剑指眉梢> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] usb_phy

说明：umti协议中的usb1.1的verilog原文件，可公实现usb2.0做参考-umti the agreement usb1.1 verilog the original documents, the public can refer to achieve usb2.0
<liuzefu> 在 2025-06-19 上传 | 大小：10kb | 下载：1

[VHDL编程] AEScoremodules

说明：AES decoder aes_dec.vhdl AES encoder aes_enc.vhdl Package used by rest of design aes_pkg.vhdl Key Expansion component for AES encoder and decoder key_expansion.vhdl -AES AES encoder decoder aes_dec.vhdl aes_ enc.vhdl Package used by rest
<许茹芸> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] zhenxianyuxian

说明：zhe me duo shuo ming a da jia kan zhe xia zai ba-zhe me a duo shuo ming da jia kan zhe i gonna ba
<韩志军> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] smxsqddl

说明：本实验只为了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块.-this experiment only to understand the teaching system eight eight LED Display Module principle, design standards scanning drive circuit module.
<cheng> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] uart_verilog

说明：uart串行口,用Verilog编写的.供大家参考-uart serial port, using Verilog prepared. For your reference
<lfy> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] crc_verilog_xilinx

说明：crc校验，非常好用，是从Xilinx的IP演化来的-crc脨 拢 脩茅 拢 卢 脟 鲁 拢 潞 脙脫脙 拢 卢 脢脟
<zl> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] Chapter7Sample

说明：
<玄冰> 在 2025-06-19 上传 | 大小：10kb | 下载：0