[VHDL编程] pingppangqiuyouxiji

说明：1、设计一个由甲、乙双方参赛，有裁判的3人乒乓球游戏机。 2、用8个(或更多个)LED排成一条直线，以中点为界，两边各代表参赛双方的位置，其中一只点亮的LED指示球的当前位置，点亮的LED依此从左到右，或从右到左，其移动的速度应能调节。 3、当“球”(点亮的那只LED)运动到某方的最后一位时，参赛者应能果断地按下位于自己一方的按钮开关，即表示启动球拍击球。若击中，则球向相反方向移动；若未击中，则对方得1分。 4、一方得分时，电路自动响铃3秒，这期间发球无效，等铃声停止后方能继续比赛。
<郭丹> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] verilog

说明：自适应神经网络算法，用于障碍物检测，基于FPGA可综合实验-Adaptive neural network algorithm for obstacle detection, based on the FPGA can be integrated experiment
<zhchwl> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] sd

说明：实现SD卡初始化以及读相关操作，包括项层、读模块和初始化模块- SD card to achieve read and write operations
<钟庆> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] VerilogBasicICDesign

说明：Verilog基本电路设计,包括时钟域同步、无缝切换、 异步FIFO、去抖滤波-Verilog basic circuit design, including clock domain synchronization, seamless switching, asynchronous FIFO, debounce filter
<韩向超> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] iis

说明：IIS代码，来源于黄毅的system on chip-IIS code Huang Yi on-chip system and source code analysis
<木子> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] lpc

说明：INTEL的LPC总线-INTEL s LPC bus............................................................................
<刘剑> 在 2025-12-24 上传 | 大小：6kb | 下载：1

[VHDL编程] cmos_in_axi4s_v1_0

说明：camera parallel interface to axi stream interface source code
<liyao> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] lab4

说明：创建一个digital system，让它可以计算:F0 (X+Y)/2-1,F1 (X+Y)/4-1,建立datapath和control unit，最后烧录进板子里观察屏幕示数和led亮灭。-(X+Y)/2-1, F1 (X+Y)/4-1, u5EFA u7ACBdatapath u548Ccontrol () () () () () () () () () () () () () () () () () () () () () () () () () () () () () ()
<j> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] flash_spi_master_axi

说明：使用xilinx 的QUAD spi core 对flash芯片进行控制的代码。-Using xilinx s Quad SPI core to control the external flash device.
<陈剑冰> 在 2025-12-24 上传 | 大小：6kb | 下载：1

[VHDL编程] pe

说明：卷积神经网络当中的卷积模块，包括有测试程序，用硬件实现5*150的整列卷积-Convolutional neural network convolution module, including a test program, with hardware to achieve 5* 150 integer convolution
<untruegrass> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] 9363

说明：AD9363控制接口,在TDD模式下，cmos接口传输数据，数据率61.44MHz，时钟122.88MHz-ad9363 interface.tdd mode.
<sgeb> 在 2025-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] Lab3

说明：Use this code to practice zynq library
<suni > 在 2025-12-24 上传 | 大小：6kb | 下载：0