[VHDL编程] counter

说明：counters varyin from 6,10,12
<arsha> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] multiplier

说明：4 bit ordinary multiplier
<arsha> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] iir

说明：基于verilog HDL的IIR数字滤波器的实现-Verilog HDL-based implementation of the IIR digital filter
<> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] fibonacci

说明：it is a code to find fibonacci.
<minnie> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] Actel_get_started_fusion

说明：Actel tipical get started project adapted for Fusion devices.
<mcholbi> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] Rom_Control_FPGA

说明：用VHDL语言写的ROM控制器，对于编写BUFFER的同志可以用来参考。具有一定价值。-Written in VHDL language using ROM controller, for the preparation of the comrades BUFFER can be used for reference. Has a certain value.
<张宁> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] ALUvhdlcoding

说明：it is the simple ALU VHDL program. it is used to design the high level computer system.
<anbu> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] VHDL

说明：时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk，产生的时钟信号clk送往寄存器与状态控制器，时钟信号clk2送往数据控制器与状态控制器，信号fetch送往数据控制器与地址多路器，信号alu_clk送往算术逻辑单元。-Clock generator to generate different clock signals clock, clk2, fetch and alu_clk, generated clock signal sent to register w
<cccs> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] aclock

说明：一个verilog的经典实例,即智能化的数字钟-an example of verilog,a clock
<魏颖> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] lab1

说明：labs in verilog it consists of lab work from design of mux adders from primitives
<madhu> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] SRAM--SDRAM--FLASH

说明：SRAM和SDRAM的区别，存储器之间的区别-The difference between SRAM and SDRAM, pay attention to the difference between them
<Zhang> 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] pid

说明：it is a matlab program for PID controller, which forms one of the basis system in control system.
<siva> 在 2025-12-22 上传 | 大小：4kb | 下载：0