[VHDL编程] abc

说明：卷积码编码器的实现，用的是vhdl语言。这是毕设时做的，已经调通。-Convolutional code encoder implementation, using vhdl language. This is done when the complete set has been transferred through.
<decoder> 在 2025-06-09 上传 | 大小：4kb | 下载：1

[VHDL编程] 8237a

说明：simple dma controller in vhdl
<dyded> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] vhdl-program

说明：some vhdl program containing examples
<rasmi> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] LPF

说明：数字低通FIR滤波器Verilog实现代码-Verilog digital FIR filter implementation code
<程超> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] FileRecv

说明：用于将文档中的英文字符自动转换为中文并且-English is used in a document is automatically converted to Chinese characters and
<hu> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] Taximeter-VHDL

说明：使用硬件描述语言编写的一段出租车计价程序，对里程、计价、等待计价做出统计和显示-Written using a hardware descr iption language Taximeter procedures, mileage, pricing, waiting to make pricing and display statistics
<Jack> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] state-machine-

说明：VHDL语言状态机的源程序，有助于学习VHDL语言的状态机-VHDL state machine of the source language to help learn the language of the state machine VHDL
<> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] 4_memory_access

说明：Risc processor:- memory acce-Risc processor:- memory access
<mahesh> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] VHDL

说明：分频器实现不仅可以以偶数倍分频，还可以以基数被分频，可以调整占空比-Divider to achieve not only the frequency can be even several times, but also can be divided base, you can adjust the duty cycle
<houxinghai> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] lift_control

说明：用verilog语言编写的一个100层电梯控制系统。-Verilog language with a 100 floor elevator control system.
<刘俊斌> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] ISE_lab17

说明：本实验使用 XILINX 提供的IP 核，并例化该IP 核来实现正弦信号发生器的功能。由于 ISE 中有DDS（Direct Digital Synthesizer 5.0）IP 核，因此只需要编写一个顶层文件来调用 Core Generator 生成的IP 即可。-This study provides the IP core using the XILINX, and cases of the IP core to achieve the sinusoidal signal gene
<> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] fifo

说明：FIFO 是一种先进先出数据缓存器，这是一个同步FIFO的VHDL源程序，将FIFO分成几个模块进行设计，最后用顶层文件进行模块化设计。-FIFO is a FIFO buffer, which is a synchronous FIFO in VHDL source code, will be divided into several modules FIFO design, top-level files Finally, the modular design.
<刀刀> 在 2025-06-09 上传 | 大小：4kb | 下载：0