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[VHDL编程] arbiter
说明:一个用verilog编写的总线仲裁程序。多个设备共享总线,不同设备的优先级是变化的,保证每个设备都有公平的使用总线的机会。-Verilog prepared a bus with arbitration proceedings. Multiple devices share the bus, the priority of different devices is changing to ensure that each device will have a fair opportunity t<bao rui> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] SPI_to_I2C
说明:SPI和I2C转换的verilogHDL程序-SPI and I2C conversion procedures verilogHDL<秦建> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] AS_FIFO_DESIGN_Verilog
说明:使用Verilog硬件描述语言完成了一个异步FIFO的设计,供相关硬件开发人员参考。-Verilog hardware descr iption language used to complete an asynchronous FIFO design, hardware development for the relevant reference.<小米> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] mux21a
说明:2选1多路选择器的VHDL完整描述,即可以直接综合出实现相应功能的逻辑电路及其功能器件。图6-1是此描述对应的逻辑图或者器件图-2 election more than one MUX complete descr iption of the VHDL, which can be directly integrated to achieve the corresponding function logic devices and their functions. Figure 6-1 is th<刘阳> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] mux21a
说明:在VHDL结构体中用于描述逻辑功能和电路结构的语句分为顺序语句和并行语句两部分,顺序语句的执行方式十分类似于普通软件语言的程序执行方式,都是按照语句的前后排列方式顺序执行的。-VHDL structure in the body used to describe the logic function and circuit structure of the order of statements and expressions are divided into two parts in para<刘阳> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] SCHK
说明:实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器,例1是其VHDL描述。由实验图1所示,图中间是4位锁存器;rst是异步清信号,高电平有效;clk是锁存信号;-Figure 1 is a test with count enable, asynchronous reset and preset features include numerical parallel adder four counters, Example 1 is described in VHDL. By e<刘阳> 在 2025-06-08 上传 | 大小:3kb | 下载:0