[VHDL编程] add_tree_mult

说明：verilog HDL编写的8位乘法器，谢谢使用-the preparation of 8-bit multiplier verilog
<田甜> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] jianfa

说明：用verilog编写的用减法实现除法功能-Prepared using verilog function to perform division by subtraction
<黄林> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl

说明：4位乘法器 vhdl library IEEE use IEEE.std_logic_1164.all entity one_bit_adder is port ( A: in STD_LOGIC B: in STD_LOGIC C_in: in STD_LOGIC S: out STD_LOGIC C_out: out STD_LOGIC ) end one_bit_adder -4-bit multipl
<陈强> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] 12

说明：4位除法器 library IEEE use IEEE.std_logic_1164.all use IEEE.std_logic_unsigned.all entity fpdiv is port ( DIVz: out STD_LOGIC A: in STD_LOGIC_VECTOR (3 downto 0) B: in STD_LOGIC_VECTOR (3 downto 0) data_out: out STD_LO
<陈强> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] 1

说明：一个VHDL实现的测频计 LIBRARY ieee USE ieee.std_logic_1164.all USE ieee.std_logic_arith.all USE ieee.std_logic_unsigned.all ENTITY freq IS PORT( Fsignal : IN std_logic -- Rst : IN std_logic Gate : IN std_logic Ready : OUT std_lo
<陈强> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] 2

说明：使用变量的状态机 library ieee use ieee.std_logic_1164.all ENTITY fsm2 IS PORT(clock,x : IN BIT z : OUT BIT) END fsm2 ------------------------------------------------- ARCHITECTURE using_wait OF fsm2 IS TYPE state_type IS (s0,s1,
<陈强> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] yimaqi

说明：这是一个译码器，与编码器功能相反，可以用于设计抢答器等，便于在实验箱上演示-This is a decoder, and encoder On the contrary, can be used to design Responder so easy to be demonstrated in the experimental box
<孙法江> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] PPM_Coder

说明：PPM 编码器 按照PPM编码格式编写的普通VHDL代码-PPM PPM encoder encoding format prepared in accordance with the ordinary VHDL code
<newly> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] ram_dp_sr_sw[1]

说明：dual port ram control-dual port ram control dual port ram control dual port ram control
<xl> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] xcymain

说明：NIOS2软核嵌入式代码实现对电机的测控-NIOS2 soft-core embedded code monitoring and control of the motor
<张翼> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] add1

说明：可实现输入的2个一位十进制数的加、减运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal addition, subtraction operations. Requirements: Enter the ten numeric keys provided, the first transfo
<weight> 在 2025-07-14 上传 | 大小：1kb | 下载：0

[VHDL编程] add

说明：另一个可实现输入的2个一位十进制数的加、减运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Another may be the input of the two one decimal addition, subtraction operations. Requirements: Enter the ten numeric keys provided, the f
<weight> 在 2025-07-14 上传 | 大小：1kb | 下载：0