[VHDL编程] coder_8_3

说明：8 - 3 线 优 先 编 码 器 。高电平有效，高位到低位置位。高位优先级高于低位-8 3 line priority encoder. Active high, high to low bit. High priority than low
<赵鹏> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] adder4

说明：This example illustrates the use of the For Generate statement to construct a ripple-carry adder a full adder function. It also shows how to use a package -This example illustrates the use of the For Generate statement to construct a ripple-carry add
<forcewake> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] PC.vhd

说明：El PC de un datapath
<asdrubal07> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] practic1.vhd

说明：Una pequeñ a practica para iniciar en VHDL
<asdrubal07> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog-code-for-finding-GCD

说明：State machine implemented in verilog to find GCD of two 8 bit numbers. Two files are included (module and its testbench)
<sumeshp1> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] vgatest

说明：VGA的verilog实现，适合初学者理解其行同步和场同步的基本原理-VGA' s verilog realization, suitable for beginners to understand the basic principles of its horizontal sync and vertical sync
<陈谋奇> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] cpu_1

说明：用verilog设计五级CPU的框架，需要自己另行补充指令，可作为学生作业和训练内容-Five CPU with verilog design fr a mework, needs its own separate supplemental instruction can be used as student assignments and training content
<陈谋奇> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_div_N

说明：程序可以实现时钟的任意偶数分频，使用Verilog语言编写。在quartus ii中得到验证并进行了仿真-Program can be any even divided clock using Verilog language. Been verified in quartus ii and simulation
<李亮> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] water_lamp

说明：一个基于verilog的流水灯程序，一共有8个灯，到达边沿后自动返回，约束文件对应的是BASYS2的看法版-A water lamp procedures, based on verilog,
<王志强> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] automusic

说明：基于VHDL语言自动音乐播放器，使用惠灵顿公司的FPGA器件，可以实现两首音乐手动切换，以及音符数码管同步显示-Based on VHDL automatic music player, use Wellington s FPGA devices, you can achieve two music manually switch, and notes synchronized digital display
<Bin> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] mul

说明：使用Verilog实现的原码4位数的移位乘法器-Using Verilog to realize the original code 4 bit shift multiplier
<zhangjiachen> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] cache

说明：使用Verilog实现对cache命中判断的模拟-Use Verilog to realize the simulation of the cache hit judgment
<zhangjiachen> 在 2025-06-04 上传 | 大小：1kb | 下载：0