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[VHDL编程] VHDL_Divider
说明：该文档详细介绍了用VHDL语言实现分数分频器和积分分频器，以及50 占空比的奇数分频和非50 占空比的奇数分频。-This document details the odd fractional divider and integral divider, and 50 duty cycle with VHDL divider and an odd number of non-50 duty cycle divide.<林子> 在 2025-06-18 上传 | 大小：377kb | 下载：0
[VHDL编程] FIR---ALEX
说明：Filter c language, better validation, able to run the filter C language-FIR filter VHDL, you can use, though a bit......<许震> 在 2025-06-18 上传 | 大小：7.94mb | 下载：0
[VHDL编程] CRC.C
说明：下面以最常用的CRC-16为例来说明其生成过程。 CRC-16码由两个字节构成，在开始时CRC寄存器的每一位都预置为1，然后把CRC寄存器与8-bit的数据进行异或(异或：二进制运算 相同为0，不同为1；0^0=0 0^1=1 1^0=1 1^1=0)， 之后对CRC寄存器从高到低进行移位，在最高位（MSB）的位置补零，而最低位（LSB，移位后已经被移出CRC寄存器）如果为1，则把寄存器与预定义的多项式码进行异或，否则如果LSB为零，则无需进行异或。重复上述的由高至低的移位8<malimin> 在 2025-06-18 上传 | 大小：11kb | 下载：0
[VHDL编程] bus_multiplex_6to1_upld
说明：利用vertex5 FPGA内部DSP48E做高速六通道数据总线切换Verilog-bus switching using DSP48E in Vertex-5<陶龙远> 在 2025-06-18 上传 | 大小：2kb | 下载：0
[VHDL编程] complex_fixed_mulacc_upld
说明：使用DSP48E进行连续8数据乘累加的Verilog代码，通过DSP48E模式的控制减少所需DSP48E的个数-verilog hdl for consecutive 8 data input multi-accumulation<陶龙远> 在 2025-06-18 上传 | 大小：2kb | 下载：0
[VHDL编程] lbs_fpga_upld
说明：利用FPGA实现与powerpc的localbus数据接口代码。用verilog实现-localbus interface with PowerPC using Verilog<陶龙远> 在 2025-06-18 上传 | 大小：3kb | 下载：0
[VHDL编程] System-Verilog-for-Verification
说明：System Verilog for Verification，第二版，Chris Spear著的，对System Verilog的仿真与验证描述的很详细-System Verilog for Verification，Second Edition<陶龙远> 在 2025-06-18 上传 | 大小：1.9mb | 下载：0