[VHDL编程] m.e-lab

说明：vhdl verilog code for alu operation pll,biy sliced processor
<suganya> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] ram

说明：ram single-port RAM in write-first mode.
<chai> 在 2025-06-08 上传 | 大小：9kb | 下载：0

[VHDL编程] vhdl

说明：single-port RAM in write-first mode. module raminfr (clk, we, en, addr, di, do) input clk input we input en input [4:0] addr input [3:0] di output [3:0] do reg [3:0] RAM [31:0] reg [4:0] read_addr always @(po
<chai> 在 2025-06-08 上传 | 大小：32kb | 下载：0

[VHDL编程] clk_sync

说明：本文件是在ALTERA公司的QUARTUS下VHDL+原理图编写的时钟同步逻辑-This document is in the company' s QUARTUS ALTERA under VHDL+ schematic written clock synchronization logic
<宗爱青> 在 2025-06-08 上传 | 大小：240kb | 下载：0

[VHDL编程] a2755985-cf79-4654-bc8e-c8eae1b49a2d

说明：特权同学的数字摄像头显示，东西很多，很值得学习-Privileged students digital camera show, a lot of things, it is worth learning
<pz> 在 2025-06-08 上传 | 大小：1.5mb | 下载：0

[VHDL编程] NCVerilog_tutorial-chinese

说明：linux下cadence nc_verilog工具使用教程，中文的，很详细，很适合学习-tool under linux cadence nc_verilog tutorials, Chinese, very detailed, very suitable for learning
<pz> 在 2025-06-08 上传 | 大小：577kb | 下载：0

[VHDL编程] clock-domain-crossinng.pdf.docx

说明：this source verilog code for clock domain crossing. -this is source verilog code for clock domain crossing.
<rupesh> 在 2025-06-08 上传 | 大小：16kb | 下载：0

[VHDL编程] ADLL-Code

说明：this source verilog code.-this is source verilog code.
<rupesh> 在 2025-06-08 上传 | 大小：28kb | 下载：0

[VHDL编程] QuartusII

说明：ALter官方FFt程序，代码通过下载到fpga上可以通过。-ALter official FFt program code can be download to fpga through.
<qiuyin> 在 2025-06-08 上传 | 大小：331kb | 下载：0

[VHDL编程] Perl_for_CRC

说明：Cyclic Redundancy Check (CRC) is an error-checking code that is widely used in data communication systems and other serial data transmission systems. CRC is based on polynomial manipulations using modulo arithmetic. Some of the common Cyclic Redu
<尤恺元> 在 2025-06-08 上传 | 大小：88kb | 下载：0

[VHDL编程] MULTIPLE_CORE

说明：硬件乘法器，其基础就是加法器结构，它已经是现代计算机中必不可少的一部分。[1]乘法器的模型就是基于“移位和相加”的算法。在该算法中，乘法器中每一个比特位都会产生一个局部乘积。第一个局部乘积由乘法器的LSB产生，第二个乘积由乘法器的第二位产生，以此类推。如果相应的乘数比特位是1，那么局部乘积就是被乘数的值，如果相应的乘数比特位是0，那么局部乘积全为0。每次局部乘积都向左移动一位。 -64-bit multiplier design experiment is the first in the HK
<尤恺元> 在 2025-06-08 上传 | 大小：26kb | 下载：0

[VHDL编程] robust_fir_latest.tar

说明：RobustVerilog generic FIR filter In order to create the Verilog design use the run.sh scr ipt in the run directory (notice that the run scr ipts calls the robust binary (RobustVerilog parser)). The filter can be built according to 3 differe
<尤恺元> 在 2025-06-08 上传 | 大小：6kb | 下载：0