[VHDL编程] Interactive-state-machine

说明：交互状态机建模，交互状态机能够使用通过公共寄存器通信的独立的a l w a y s语句进行描述。 示的两个交互进程的状态图， T X是一个发送器， M P是一个微处理器。如果进程T X不忙，进 程M P将要发送的数据放置在数据总线上，然后向进程T X发送信号L o a d T X，通知其装载数据 并开始发送数据。进程T X在数据传送期间设置T X B u s y表明其处于忙状态，不能从进程M P接 收任何进一步的数据。-Interactive state machine mode
<小模子> 在 2025-06-05 上传 | 大小：4kb | 下载：0

[VHDL编程] Advanced-FPGA-Design

说明：硬件描述语言，高级FPGA设计，英文版，IEEE标准-Hardware descr iption language, high-level FPGA design, English, IEEE Standard
<柳咏> 在 2025-06-05 上传 | 大小：5.5mb | 下载：0

[VHDL编程] Verilog_HDL_time

说明：VHDL入门学习资料，时序相关的例子介绍-VHDL learning data
<张兴泉> 在 2025-06-05 上传 | 大小：5.53mb | 下载：0

[VHDL编程] ADI_FPGA8_RevA_ise10migration

说明：xinlinx ADI开发板lvds传输-xinlinx ADI development board lvds transmission
<刘连照> 在 2025-06-05 上传 | 大小：938kb | 下载：0

[VHDL编程] PCI8360

说明：PCI8360整合版驱动(2008年11月12日)PCI8360 integrated version of the driver (November 12, 2008)-PCI8360 integrated version of the driver (November 12, 2008)
<zhong> 在 2025-06-05 上传 | 大小：2.13mb | 下载：0

[VHDL编程] fft_ip_core

说明：FFT的FPGA硬件实现，利用ALTERA公司的IP核来实现此功能,包含工程文件和相关例程-FFT hardware implementation, FPGA implementation of FFT function, using ALTERA s IP core to achieve this functionality
<李辉> 在 2025-06-05 上传 | 大小：292kb | 下载：0

[VHDL编程] Altera_FPGA_study

说明：ALtera公司的为期三天的培训，是对于有一定基础的迅速提高的宝典，内包含为期三天的培训内容，和每一部分对应的实验代码-ALtera the company' s three-day training, there is some basis for the rapid increase of the Collection, which contains a three-day training, and each part of the code corresponding to the
<李辉> 在 2025-06-05 上传 | 大小：51.48mb | 下载：0

[VHDL编程] count4

说明：四位加法器的Verilog实现，可以实现综合工具对其综合-Four adder Verilog implementation of their comprehensive synthesis tool can
<guankun> 在 2025-06-05 上传 | 大小：18kb | 下载：0

[VHDL编程] FPGA-VIDEO

说明：FPGA图像采集程序，cmos图像采集、I2C控制、VGA图像像是模块-FPGA VIDEO
<adan> 在 2025-06-05 上传 | 大小：6kb | 下载：0

[VHDL编程] USB_IP-CORE-design

说明：USB2.0的IP核，需要添加额外的PHY模块，使用Verilog语言编写-USB2.0 IP core, you need to add additional PHY module, using the Verilog language
<董剑> 在 2025-06-05 上传 | 大小：197kb | 下载：0

[VHDL编程] prbs-FPGA

说明：。本文 给出了基于线性反馈移位寄存器电路，并结合FPGA 的特有结构，设计了一种简捷而又高效的伪随机序列产生方法。-. In this paper, based on linear feedback shift register circuit, combined with the unique structure of the FPGA, the design of a simple and efficient method for pseudo-random sequence.
<史培霖> 在 2025-06-05 上传 | 大小：62kb | 下载：0

[VHDL编程] verilog_a_modeling

说明：verilog-a 建模，在Cadence 中建立一个二级运放的VerilogA行为级模型，并进行建立时间等等仿真，以及对S/H电路的建模和仿真。 -verilog-a model in Cadence to create a secondary op amp VerilogA behavioral model and the simulation set-up time, etc., as well as S/H circuit modeling and simulation.
<史培霖> 在 2025-06-05 上传 | 大小：1.95mb | 下载：1