[VHDL编程] seg70

说明：适合fpga，verilog初学者。按一定的频率轮流向各个数码管的COM端送出低电平，同时送出对应的数据给各段。以动态扫描方式在8位数码管“同时”显示0 7-According to certain frequency in turn to various digital tube COM client sends out the low level, at the same time to send out the corresponding data to the paragraphs.In
<龙晓磊> 在 2025-06-06 上传 | 大小：1.42mb | 下载：0

[VHDL编程] test

说明：Test Pattern files used for testing on embedded development board
<Jain> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] CRC

说明：能够实现S模式询问应答过程中的AP域编码模块，该模块完全按照260B协议编码-Mode S transponder can be achieved in the process of inquiry AP domain encoding module, which is fully in accordance with the 260B protocol encoding
<赵强> 在 2025-06-06 上传 | 大小：3kb | 下载：0

[VHDL编程] Pre-Emphasis

说明：A novel approach to equalization of high-speed serial links combines both amplitude pre-emphasis to correct for intersymbol interference and phase pre-emphasis to compensate for deterministic jitter, in particular, data-dependent jitter. Phase pree
<vel> 在 2025-06-06 上传 | 大小：7.26mb | 下载：0

[VHDL编程] VLSI4

说明：The mismatch drift of dynamic circuits, which must be corrected by precharging before activation, is a fundamental process and device reliability issue for very large scale integration (VLSI) circuits. In this paper, we report the consequences
<vel> 在 2025-06-06 上传 | 大小：22.63mb | 下载：0

[VHDL编程] 1

说明：than dc parameter (saturation current, threshold voltage, etc.) degradation. An electron beam probing was performed on a 64-Mb DRAM chip to detect the influence of gate capacitance variation in dynamic circuit blocks before and after hot-carr
<vel> 在 2025-06-06 上传 | 大小：19.95mb | 下载：0

[VHDL编程] 2

说明： for the first time, the impact of hotcarrier-induced gate capacitance variation on dynamic circuits in a VLSI chip. To investigate the mismatch drift due to the hot-carrier-induced gate capacitance variation, internal probing was performed at
<vel> 在 2025-06-06 上传 | 大小：12.09mb | 下载：0

[VHDL编程] sdram

说明：FPGA读写SDRAM。里面有详细的注释，供初学者参考，Verilog 语言-FPGA read SDRAM. There are detailed notes, reference for beginners,
<果粒橙> 在 2025-06-06 上传 | 大小：8.59mb | 下载：0

[VHDL编程] DDS

说明：FPGA实现三通道DDS信号源Verliog程序-FPGA to achieve three-channel DDS signal source Verilog program
<果粒橙> 在 2025-06-06 上传 | 大小：8.95mb | 下载：0

[VHDL编程] uart_rx

说明：FPGA实现串口接收功能 Verilog语言-Serial reception FPGA Verilog language
<果粒橙> 在 2025-06-06 上传 | 大小：3.12mb | 下载：0

[VHDL编程] uart_tx

说明：FPGA实现串口发送 Verilog 语言-Serial reception FPGA Verilog language.
<果粒橙> 在 2025-06-06 上传 | 大小：3.16mb | 下载：0

[VHDL编程] basesignal

说明：产生一个长为1000的二进制随机序列，“0”的概率为 0.8，”1”的概率为0.2；  对上述数据进行归零AMI编码，脉冲宽度为符号宽度 的50 ，波形采样率为符号率的8倍，画出前20个符 号对应的波形（同时给出前20位信源序列）  改用HDB3码，画出前20个符号对应的波形  改用密勒码，画出前20个符号对应的波形  分别对上述1000个符号的波形进行功率谱估计，画出 功率谱  改变信源“0”的概率，观察AMI码的功率谱变化
<王先生> 在 2025-06-06 上传 | 大小：4kb | 下载：0