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key1
- Altera CPLD矩阵键盘一个很不错的Altera芯片程序-Altera CPLD matrix keyboard is a good Altera chip process
seg71
- 这是一个很不错的CPLD数码管测试程序,从这个程序个大家得很多启发-This is a very good CPLD digital control testing procedures from the process - we have a lot of inspiration
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- ＣＰＬ串口程序经过调试希望大家喜欢，很好呀大家慢慢来下载吧-CPL after serial debugging procedures hope you like, ah well we slowly download it
SVGA_quartus
- 在开发板上实现svga条形信号发生器的源代码，是在quartus II 6.0的开发环境中运行的-achieved in the development of board svga strip signal generator source code, in quartus II 6.0 development environment running on
dds_ise7.1_su
- 用Verilog语言实现信号发生器，包括AM，FM,PM，ASK,PSK,FSK调制。-using Verilog language signal generator, including AM, FM, PM, ASK, PSK, FSK modulation.
VGA_PLL
- alter fpga vga扫描时序源码,来源于红色飓风开发板.-alter fpga vga sequential scanning source code, and from the red hurricane development board.
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- CPLD的程序,分频,微分等,应用于DPLL -CPLD procedures, frequency, differential, etc. can be applied to DPLL
weifen1
- CPLD 的程序,分频器-CPLD procedures, dividers
LCD_AV
- 这是用Verilog语言编写AV型LCD屏的驱动程序CPLD上运行并调试成功的。可用作数字到模拟LCD转换-Verilog language AV-screen LCD driver CPLD debugging and running successful. Can be used to simulate LCD digital conversion
S1_38yima
- 1、本程序模仿3/8译码器的功能 2、由拨码开关输入，led输出。-1, the procedures imitate 3 / 8 decoder function 2, code switching from the allocation of import, export led.
dds-design
- DDS design with vhdl language.
diexing
- VHDL编写的蝶形变换，可用于FFT变换-VHDL prepared by the butterfly transform, FFT can be used to transform
LED47DISP
- 4-7segment led display Verilog code. Implemented at Stratix EP1S25 DSP development board.-4-7segment led display Verilog code. Impl emented at Stratix EP1S25 DSP development boar d.
memoryverilog
- 一个关于MEMORY设计的原代码,使用VERILOG编写的 希望对大家有些帮助-one of the original Memory design code prepared by the use of verilog we hope to help some
macmiim
- 一个关于以太网MAC核和介质无关接口的原代码,希望对大家有帮助!-an Ethernet MAC on the nuclear medium and unrelated to the original interface code, we want to help!
9.1_ONE_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描
9.2_LCD_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器 9.2.1 LCD显示单元的工作原理 9.2.2 显示逻辑设计的思路与流程 9.2.3 LCD显示单元的硬件实现 9.2.4 可编程单脉冲数据的BCD码化 9.2.5 task的使用方法 9.2.6 for循环语句的使用方法 9.2.7 二进制数转换BCD码的硬件实现
9.3_Pulse_Counter
- 基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用方法 9.3.4 repeat循环语句的使用方法 9.3.5 系统函数$random的使用方法 9.3.6 脉冲计数器的Verilog-HDL描述 9.3.7 特定脉冲序列的发生 9
9.4_PULSE_FRE
- 基于Verilog-HDL的硬件电路的实现 9.4 脉冲频率的测量与显示 9.4.1 脉冲频率的测量原理 9.4.2 频率计的工作原理 9.4.3 频率测量模块的设计与实现 9.4.4 while循环语句的使用方法 9.4.5 门控信号发生模块的设计与实现 9.4.6 频率计的Verilog-HDL描述 9.4.7 频率计的硬件实现 -based on V
9.5_PULSE_WIDTH
- 基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示 9.5.1 脉冲周期的测量原理 9.5.2 周期计的工作原理 9.5.3 周期测量模块的设计与实现 9.5.4 forever循环语句的使用方法 9.5.5 disable禁止语句的使用方法 9.5.6 时标信号发生模块的设计与实现 9.5.7 周期计的Verilog-HDL描述