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sram_control
- verilog编写fpga与片外SRAM通信模块-Verilog FPGA with the preparation of SRAM chip communication module
Viterbi213
- 213viterbi译码的verilog语言实现-213viterbi decoding Verilog Language
LFSR
- 自动生成线形反馈移位寄存器的各种HDL源代码和原理图的工具-Automatic generation of linear feedback shift register of a variety of HDL source code and schematic tools
DE2_LCD
- 本源码是用verilog编写控制LCD——使用Quartusii，开发平台使用的是DE2开发板，可实现1602上任意字符显示-The Verilog source code is used to prepare control LCD- the use of Quartusii, development platform using a DE2 development board can realize arbitrary charac
Ultraedit_verilog
- 这个文件中提供了 verilog hdl 的在ultra edit32中编程所需要的语法-This document provides a verilog hdl in ultra edit32 programming required in grammar
LCAS
- 链路铜梁调整机制的实现方案，该方案是在MSTP中实现链路容量动态调整的关键技术。是基于SDH中的VCAT，在未来的传送网通信中应用广泛-Link Tongliang realize adjustment mechanism program, which is in MSTP in the link capacity is dynamically adjusted to achieve the key technology. Is bas
VHDLSourceCodeFor5ADConvertersads7818
- 一个关于adc的vhdl源码 一个关于adc的vhdl源码-Adc on the VHDL source code on the VHDL source adc
LCD_HD44780.ZIP
- xilinx 器件vhdl原程序，LCD控制-Xilinx devices VHDL original procedure, LCD control
ISP1362
- Verilog 编写的ISP1362的控制器IP核，altera公司DE2系统中的源程序-Verilog prepared ISP1362 controller IP core, altera company source DE2 System
hdl
- 用Verilog语言编写的实现NAND Flash块的控制存取以及同步的FIFO的控制-Using Verilog languages realize NAND Flash block to control access as well as the synchronization FIFO control
Time
- ALTERA上DE2平台，利用内部50M Hz时钟，在数码管模拟显示时间(时分秒)。-ALTERA on DE2 platform, using internal 50M Hz clock, in the digital control simulation show time (hours minutes and seconds).
zigzag
- 用于FPGA的Z变化算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。-脫脙脫脷FPGA渭脛Z 卤 盲 禄炉 脣茫 篓 渭脛HDL 卤 脿脗毛 拢 卢 掳 眉脌 篓 VHDL 录 掳 Verilog
wordfile
- 这个文件中是UltraEdit的一些格式化文件说明 由于原来的 UltraEdit 不支持 HDL 语言的格式化显示，把文件解压得到的 wordfile.txt替换其安装目录下的 wordfile.txt 文件即可-This document is formatted UltraEdit document describes some of the original UltraEdit as a result of HDL does
msk_top
- msk的verilog程序 利用ＦＰＧＡ实现-MSK procedures for the use of Verilog FPGA realize
Triggersignalaccuratedataacquisitionsystemdesignde
- 在一些系统中，经常用到对触发信号延时一段时 间后，再对某些目标信号进行采集，通常这段延时要求 非常精确，还要做到范围可调，一般这种延时的最小时 间单位小于100ns。如果选用普通微控制器，延时系统的操作界面比较容易实现，但是靠软件延时得到结果的准确性较低。考虑到芯片功能、开发环境以及接口方便等问题，最终选用一片常用的AlteraSVCPLD EPM7128SLC3411]作为系统的核心控制部分，来实现 信号延时、输人
pro035
- verilog 编写基于SRAM(CY7C1041)的代码-Verilog prepared based on the SRAM (CY7C1041) code
AlteraFPGA
- 在Altera的FPGA开发板上运行第一个FPGA程序，以后我还会陆续发布这方面的代码-In Altera
D_AGC2
- FPGA数字AGC(帮同学做的毕业设计)-FPGA digital AGC (help students to do the graduation project)
arm7_core_design
- arm7内核的verilog代码，可以综合，虽有几条指令没有实现，但已实现的功能对理解arm体系结构已足够-ARM7 core Verilog code can be integrated, although some commands do not realize, it has been achieved in understanding the functional architecture has enough arm