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[VHDL编程] xinhaofashengqi
说明：多功能信号发生器使用说明书 1.按键部分的使用 K1表示递增锯齿波、K2表示递减锯齿波、K3表示三角波、K4表示阶梯波、K5表示方波、K6表示正弦波、A表示整数部分幅度调节（步进值1V）、A.表示小数部分幅度调节（步进值0.1V）。最后两个按键留作以后升级使用。 2.拨码开关的使用 本次设计使用的是8位的拨码开关，第8位（FC）代表调频，拨通即可调频，第7位（ZANKONG）代表调整方波的占空比，拨通即可调占空比。开关拨通即相应的CPLD输入口为高电平。-Versa<程浩武> 在 2025-06-08 上传 | 大小：2.88mb | 下载：0
[VHDL编程] or1200_ep3c16_board
说明：OpenRisc是OpenCores组织提供的基于GPL协议的开放源代码的RISC（精简指令集计算机）处理器。有人认为其性能介于ARM7和ARM9之间，适合一般的嵌入式系统使用。最重要的一点是OpenCores组织提供了大量的开放源代码IP核供研究人员使用，因此对于一般的开发单位具有很大的吸引力。-OpenRisc is based organizations OpenCores the GPL open source RISC (Reduced Instruction Set Computer<程浩武> 在 2025-06-08 上传 | 大小：254kb | 下载：0
[VHDL编程] wishbone
说明：Wishbone规范具有如下特点:简单、紧凑，需要很少的逻辑门 完整的普通数据据传输总线协议，包括单个读写、快传输、读一修改一写周期、事件周期 数据总线宽度可以是8-64位 支持大端(big-endian)和小端(litle-endian)，接口自动完成两者之间的转换。支持存储器映射、FIFO存储器、交叉互联 握手协议，允许速率控制 可以达到每个时钟周期进行一次数据传输 支持普通周期结束、重试结束、错误结束等总线周期形式 支持用户自定义的标志:采用MASTER/SLAVE体系结构 支持多点进程(<程浩武> 在 2025-06-08 上传 | 大小：12kb | 下载：0
[VHDL编程] uart_tx
说明：It is an UART interface that is written by me in VHDL to receive and send datas from/to FPGA.<Kaan Mutlu> 在 2025-06-08 上传 | 大小：496kb | 下载：0
[VHDL编程] ddr3_uniphy_siv_example_restored
说明：A system that is written in Verilog to be able to read and write data to a DDR3 RAM by Altera FPGA<Kaan Mutlu> 在 2025-06-08 上传 | 大小：18.41mb | 下载：0
[VHDL编程] Sdram_Control_4Port
说明：verilog 编写的sdram控制代码，很好的参考例子-sdram verilog write control code, a good reference example<崔帅> 在 2025-06-08 上传 | 大小：17kb | 下载：0
[VHDL编程] key_scan_design
说明：按键控制试验 verilog编写，详细描述了怎么来控制开发板上的按键-Key controlled trial verilog written, detailed descr iption of how to control the development board buttons<崔帅> 在 2025-06-08 上传 | 大小：47kb | 下载：0
[VHDL编程] matrix_key_design
说明：矩阵键盘控制实例，verilog语言编写，详细的描述了利用verilog代码控制矩阵键盘的过程-Matrix keyboard control instance, verilog language, detailed descr iption of the use of matrix keyboard verilog code control process<崔帅> 在 2025-06-08 上传 | 大小：46kb | 下载：0