[VHDL编程] trunk-hdlc

说明：高级链路层协议的实现，vhdl，fpga-- 8 bit parallel backend interface - use external RX and TX clocks - Start and end of fr a me pattern generation - Start and end of fr a me pattern checking - Idle pattern generation and detection (all ones) - Idle
<> 在 2025-06-20 上传 | 大小：184kb | 下载：0

[VHDL编程] 07-part05

说明：multiplier, VHDL verilog file
<ch.J.H> 在 2025-06-20 上传 | 大小：545kb | 下载：0

[VHDL编程] 1076_ieee_standard_vhdl_language_reference_manual.

说明：1076 ieee standard vhdl language reference manual-1076 ieee standard vhdl language reference manual.pdf
<alomar> 在 2025-06-20 上传 | 大小：912kb | 下载：0

[VHDL编程] Hardware-Verilog-Parser-0.13.tar

说明：verilog code genrator
<prabhu> 在 2025-06-20 上传 | 大小：23kb | 下载：0

[VHDL编程] a_vhdl_can_controller

说明：Can use VHDL This source file may be used and distributed without //// --// restriction provided that this copyright statement is not //// --// removed from the file and that any derivative work contains //// --// the original copyright notice
<luong> 在 2025-06-20 上传 | 大小：30kb | 下载：0

[VHDL编程] vhdl

说明：用到了硬件的读写进程,多端口的地址分配,有限资源的计数器编写-Use of the hardware to read and write process, the multi-port addresses allocation of limited resources to prepare counter
<> 在 2025-06-20 上传 | 大小：355kb | 下载：0

[VHDL编程] clock

说明：一个可调时间的时钟，包括分频器，时分秒显示，数码管驱动-An adjustable time clock, including the divider, when minutes and seconds display, the digital control-driven
<刘月> 在 2025-06-20 上传 | 大小：674kb | 下载：0

[VHDL编程] CummingsHDLCON1999_BehavioralDelays_Rev1_1

说明：Verilog models with behavioral delays
<milner> 在 2025-06-20 上传 | 大小：53kb | 下载：0

[VHDL编程] Metastability_in_FPGA

说明：Don t Let Metastability Cause Problems in Your FPGA-Based Design
<milner> 在 2025-06-20 上传 | 大小：227kb | 下载：0

[VHDL编程] counter

说明：用VHDL语言实现的计时器，最大计时为24小时，计时精度为1ms，设有复位和暂停功能，使用的晶振频率为50Hz。-VHDL language implementation of the timer with a maximum time of 24 hours, timing accuracy of 1ms, with reset, and pause functions, using the crystal oscillator frequency is 50Hz.
<周峰> 在 2025-06-20 上传 | 大小：3kb | 下载：0

[VHDL编程] test4adder

说明：用VHDL实现的加法器，可以进行减法运算，运算结果通过数码管显示，由于设计时的按键较少，所以运算的范围比较小，只能计算64以内的加减法运算，可以作为学习资料来参考。-Adder using VHDL implementation can be carried out subtraction, calculation resulted in the adoption of digital tube display, due to the design of the keys relatively
<周峰> 在 2025-06-20 上传 | 大小：1.5mb | 下载：0

[VHDL编程] filter_verilog

说明：用verilog实现的低通滤波器，输入输出精度为64位，并附有测试程序。-Use verilog to achieve a low-pass filter, input and output accuracy of 64, together with testing procedures.
<周峰> 在 2025-06-20 上传 | 大小：81kb | 下载：0