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[VHDL编程] manchester_encoding
说明:用电压的变化表示0和1.规定在每个码元中间发生跳变.高→ 低的跳变表示0,低→ 高的跳变表示为1,也就是用01表示0,用10表示1.每个码元中间都要发生跳变,接收端可将此变化提取出来作为同步信号,使接收端的时钟与发送设备的时钟保持一致.-With the voltage changes that have 0 and 1. Provides that each code element transitions occurring in the middle. High to low transi<xp> 在 2025-06-20 上传 | 大小:1kb | 下载:0
[VHDL编程] 100vhdl_project
说明:熟悉VHDL语言的小程序和.pdf文档,例如:乘法器、比较器和交通等设计等100个小例子,非常适合初学者。-Familiar with the VHDL language, applets and. Pdf documents, such as: multiplier, comparator and transportation design 100 small example, very suitable for beginners.<dengfeng> 在 2025-06-20 上传 | 大小:321kb | 下载:0
[VHDL编程] rd_utilities
说明:verilog utilities such as buffers, invertersm and gates, etc<mark> 在 2025-06-20 上传 | 大小:2kb | 下载:0
[VHDL编程] DisplayLCD
说明:显示1602,将整数转化为BCD码 开发环境是Quartus II7.2-LCD1602 display develop software is Quartus II7.2<LiXiuRong> 在 2025-06-20 上传 | 大小:452kb | 下载:0
[VHDL编程] kechengsheji
说明:基于VHDL语言的一款功能很好的整点报时计时系统。-VHDL language features based on a very good time the whole point timekeeping system.<ximei> 在 2025-06-20 上传 | 大小:8kb | 下载:0
[VHDL编程] SystemVerilog_For_Design_Springer_2nd_Ed_2006
说明:SystemVerilog For Design (Springer-2nd_Ed-2006)-SystemVerilog For Design (Springer-2nd_Ed-2006)<aj000> 在 2025-06-20 上传 | 大小:2.25mb | 下载:0
[VHDL编程] VerilogDataOfChinese
说明:Verilog语言练习与讲解中文资料,值得学习和收藏。-VerilogDataOfChinese<LaoY> 在 2025-06-20 上传 | 大小:259kb | 下载:0