[VHDL编程] RTL

说明：用VHDL实现求两个数的最大公因数。数据路径和控制路径。-Seeking to use VHDL to achieve the greatest common factor of two numbers. Data path and control path.
<youdn> 在 2025-06-18 上传 | 大小：348kb | 下载：0

[VHDL编程] burstpage

说明：SDRAM控制器在FPGA实现源代码，能实现burst传输-SDRAM controller in FPGA realization of the source code, can achieve burst transfer
<弘历> 在 2025-06-18 上传 | 大小：248kb | 下载：0

[VHDL编程] MAC_MP3_Hardware

说明：MPeg audio encoder/decoder codes
<prass> 在 2025-06-18 上传 | 大小：4.32mb | 下载：0

[VHDL编程] MAC_MPEG2_AV

说明：MAC mpeg hardware code zip
<prass> 在 2025-06-18 上传 | 大小：6.83mb | 下载：0

[VHDL编程] openmsp430_latest.tar

说明：how to design zigbee wireless product-how to design zigbee wireless product
<prass> 在 2025-06-18 上传 | 大小：16.63mb | 下载：0

[VHDL编程] ahb_system_generator_latest.tar

说明：this project relates ahb
<david> 在 2025-06-18 上传 | 大小：262kb | 下载：0

[VHDL编程] 4bitlock

说明：本文以在PFGA芯片中实现一个简单的可控正弦信号发生模块的设计为例，详细介绍DSP Builder的使用方法，从而有介绍一种另外PFGA—DSP算法的程序方法。-In this paper, in the PFGA chip to achieve a simple sinusoidal signal control module design as an example, detailing the use of DSP Builder methods, thus introducing a k
<李彦> 在 2025-06-18 上传 | 大小：15kb | 下载：0

[VHDL编程] VGA_Shell

说明：this the file that functioning the VGA controller ... and it is workable-this is the file that functioning the VGA controller ... and it is workable..
<clement> 在 2025-06-18 上传 | 大小：698kb | 下载：0

[VHDL编程] 1a_DesignOverview

说明：Basic acknowleage of System Verilog, an presentation from acellera. Basic acknowleage of System Verilog, an presentation from acellera. -Basic acknowleage of System Verilog, an presentation from acellera.Basic acknowleage of System Verilog, an presen
<原子> 在 2025-06-18 上传 | 大小：89kb | 下载：0

[VHDL编程] VHDLcoding

说明：本文件时VHDL的各种编写规范，有助于开发者在平时养成好的编码习惯-This document, the various write VHDL specification, helps developers to develop good coding habits in peacetime
<lxc> 在 2025-06-18 上传 | 大小：82kb | 下载：0

[VHDL编程] hdb3

说明：
<wxc> 在 2025-06-18 上传 | 大小：150kb | 下载：0

[VHDL编程] recover

说明：VHDL设计的HDB3的译码器，采用了四位移位寄存器来判断之前码元1/0，造成输出有5位时延。-VHDL design of HDB3 decoder, using four yards before the shift register to determine the yuan 1/0, resulting in output has five delay.
<wxc> 在 2025-06-18 上传 | 大小：129kb | 下载：0