[VHDL编程] test-bech-of-adder8

说明：this is a testbench of 8 bit adder
<thomas> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] fsk

说明：在环境MaxplusII下仿真FSK调制 高电平是输出频率是低电平输出频率的2倍 -MaxplusII FSK modulation Under simulated environmental High output frequency is 2 times of low output frequency
<匣子> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL_1602-LCD

说明：使用VHDL语言，以纯逻辑的方式驱动1602LCD显示屏显示指定字符.通过quartusII软件进行开发。 -VHDL for 1602 LCD display.
<邹云海> 在 2025-06-18 上传 | 大小：63kb | 下载：0

[VHDL编程] Verilog-HDL

说明：这是关于VERILOG HDL的有限状态机的源码，大家参考参考，应该有好处的。-This is about VERILOG HDL source code for finite state machines, we refer to the reference, it should be good.
<罗啰> 在 2025-06-18 上传 | 大小：5.84mb | 下载：0

[VHDL编程] VHDL1

说明：一种利用CPLD实现波特率自动侦测的方法,介绍了数据接收模块系统,分析了波特率自动侦测原理,利用VHDL语言对其进行了编程,最后给出了仿真结果,从而推广该方法的应用。 关键词:串行通信,波特率,自动侦测,仿真结果 -CPLD realization of a use of automatic baud rate detection methodology, the data receiving module systems, analysis of the principle of au
<枫蓝> 在 2025-06-18 上传 | 大小：125kb | 下载：0

[VHDL编程] AHDL

说明：AHDL教程 硬件描述语言,Altera 的硬件描述语言AHDL,AHDL电路设计举例-Hardware descr iption language AHDL, Altera hardware descr iption language AHDL, AHDL circuit design example
<枫蓝> 在 2025-06-18 上传 | 大小：1009kb | 下载：0

[VHDL编程] Fpga_And_Cpld

说明：Fpga_And_Cpld设计经验总结，在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。-In digital circuit design, timing design is a main indicator of system
<枫蓝> 在 2025-06-18 上传 | 大小：1.38mb | 下载：0

[VHDL编程] vhdl2

说明：vhdl语言正弦信号发生器设计，传统的用分立元件或通用数字电路元件设计电子线路的方法设计周期长,花费大, 可移植性差。本文以正弦波发生器为例,利用EDA 技术设计电路,侧重叙述了用VHDL 来完 成直接数字合成器(DDS) 的设计,DDS 由相位累加器和正弦ROM 查找表两个功能块组成,其 中ROM查找表由兆功能模块LPM-ROM来实现。-The traditional use of discrete components or general purpose digital cir
<枫蓝> 在 2025-06-18 上传 | 大小：92kb | 下载：0

[VHDL编程] vhdl3

说明：介绍一种基于VHDL 语言的全数字锁相环实现方法， 并用这种方法在FPGA 中实现了全 数字锁相环，作为信号解调的位同步模块。-Introduction of a language based on VHDL implementations of DPLL, and this method is implemented in the FPGA digital phase locked loop, as the signal demodulation of bit synchronizatio
<枫蓝> 在 2025-06-18 上传 | 大小：225kb | 下载：0

[VHDL编程] JK

说明：JK触发器的功能实现，采用VHDL编程，可以下载到FPGA中进行演示-JK flip-flop implementation of function, using VHDL programming, you can download a presentation to the FPGA,
<风清扬> 在 2025-06-18 上传 | 大小：1mb | 下载：0

[VHDL编程] tut_quartus_intro_verilog

说明：introduction about verilog
<dqhien512> 在 2025-06-18 上传 | 大小：809kb | 下载：0

[VHDL编程] cotas

说明： Costas环是用来解调双边带抑制载波信号的,也是二相或四相移相键控信号解调的专用环路-Costas loop is used to double sideband suppressed carrier signal demodulation, and also two-phase or four phase shift keying signal demodulation of the special loop
<陈华> 在 2025-06-18 上传 | 大小：3kb | 下载：0