[VHDL编程] hdl_coding_style

说明：HDL编程风格，很有用,希望对大家有所帮助。-HDL programming style, very useful, we want to help.
<张丰> 在 2025-12-14 上传 | 大小：24kb | 下载：1

[VHDL编程] cpuTerminate

说明：用VHDL 编写的一个16位的cpu 设计方案，可以执行8条指令。-use VHDL to prepare a 16 cpu design of the program, the implementation of eight instructions.
<宋文强> 在 2025-12-14 上传 | 大小：2.01mb | 下载：1

[VHDL编程] mod6_divide

说明：用VerilogHDL编写的，一个占空比为50％的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit
<胡东> 在 2025-12-14 上传 | 大小：136kb | 下载：1

[VHDL编程] qicheweidengkongzhi

说明：汽车尾灯控制系统 汽车尾灯控制器的VHDL程序实现 -car taillight control system controller car taillight VHDL program
<张文> 在 2025-12-14 上传 | 大小：2kb | 下载：1

[VHDL编程] pci_verilog

说明：一个pci接口的硬件描述语言的实现源代码,用verilog语言实现-a pci interface hardware descr iption language source code to achieve with verilog language
<大为> 在 2025-12-14 上传 | 大小：418kb | 下载：1

[VHDL编程] riscpu

说明：一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.-a 32 Microprocessor verilog achieve pulse generation sources, used five lines and cache technology.
<大为> 在 2025-12-14 上传 | 大小：149kb | 下载：1

[VHDL编程] usb_phy

说明：umti协议中的usb1.1的verilog原文件，可公实现usb2.0做参考-umti the agreement usb1.1 verilog the original documents, the public can refer to achieve usb2.0
<liuzefu> 在 2025-12-14 上传 | 大小：10kb | 下载：1

[VHDL编程] byvhdstopwatchl

说明：1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时，暂停，按键随机存储，翻页回放功能； 3.对30M时钟分频产生显示扫描时钟 4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。 5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计，存储器设计，存储回放显示设计）-1. High-precision digital stopwatch (0.01 seconds vhdl la
<方周> 在 2025-12-14 上传 | 大小：2kb | 下载：1

[VHDL编程] FPGA_SONGER

说明：基于FPGA的乐曲硬件演奏电路设计的实现，有完整的VHDL代码，并有PDF详细说明如何下载及跳线设置，并“梁祝”在GW48系列开发平台上下载调试成功。音乐优美-FPGA-based hardware music concert circuit design to achieve a complete VHDL code. and a detailed account of how the PDF download and set up the jumper, and "Butterfl
<wyy> 在 2025-12-14 上传 | 大小：729kb | 下载：1

[VHDL编程] usb_verilog.tar

说明：文件包含一个usb 专用集成电路设计项目，用的verilog 原码-document contains a usb ASIC design, the original code verilog
<jockeyhao> 在 2025-12-14 上传 | 大小：193kb | 下载：1

[VHDL编程] rs_decoder_31_19_6.tar

说明：Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1 Gene
<许茹芸> 在 2025-12-14 上传 | 大小：14kb | 下载：1

[VHDL编程] 9.7_DIRIVER_control

说明：基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制 　　9.7.1 步进电机驱动的逻辑符号 　　9.7.2 步进电机驱动的时序图 　　9.7.3 步进电机驱动的逻辑框图 　　9.7.4 计数模块的设计与实现 　　9.7.5 译码模块的设计与实现 　　9.7.6 步进电机驱动的Verilog-HDL描述　 　　9.7.7 编译指令-"宏替换`define"的使用方法 　　9.7.8 编译指令-"时间尺度`timescale"的使
<宁宁> 在 2025-12-14 上传 | 大小：2kb | 下载：1