[VHDL编程] risc_mod

说明：RISC controller code in verilog working code-RISC controller code in verilog working code--VVV
<hr> 在 2025-06-09 上传 | 大小：69kb | 下载：0

[VHDL编程] Verilog-SET-AD6636

说明：AD6636 is configured correctly in Verilog
<zanjiangfeng> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL100

说明：VHDL的工程100道实例，内容比较好，适合初学者，上课老师的讲稿，通俗易懂！给大家分享下-Examples of VHDL project 100, the content is better for beginners, school speech teacher, easy to understand! To share with you
<hello> 在 2025-06-09 上传 | 大小：215kb | 下载：0

[VHDL编程] Verilog-HDL

说明：verilog HDL的资料介绍，包含它的语言规范之类的，适合初学者-verilog HDL of materials, including its language specification and the like, suitable for beginners
<hello> 在 2025-06-09 上传 | 大小：4.62mb | 下载：0

[VHDL编程] add

说明：SCANNER CORE MODULE FOR VERILOG USERS
<Ritesh Deshmukh> 在 2025-06-09 上传 | 大小：9kb | 下载：0

[VHDL编程] qiangdaqi

说明：抢答器，通过FPGA实现了各种功能，课程设计所做，因为代码简单，没有分模块，一个程序写完了。-Responder, through the FPGA to achieve a variety of functions, curriculum design done, because the code is simple, there is no sub-module, a program finished.
<liuye> 在 2025-06-09 上传 | 大小：391kb | 下载：0

[VHDL编程] shuzizhong

说明：数字钟，通过FPGA实现了各种功能，课程设计所做，因为代码简单，没有分模块，一个程序写完了。-Responder, through the FPGA to achieve a variety of functions, curriculum design done, because the code is simple, there is no sub-module, a program finished.
<liuye> 在 2025-06-09 上传 | 大小：582kb | 下载：0

[VHDL编程] quartus_error

说明：关于Verilog HDL语言的集成开发环境quartus 的一些常见的错误分析-On the Verilog HDL language integrated development environment quartus some of the common error analysis
<qk> 在 2025-06-09 上传 | 大小：12kb | 下载：0

[VHDL编程] VGAcharactor

说明：CPLD中模拟VGA的驱动信号，及对Sram的读写-CPLD driver in analog VGA signal, and read and write on the Sram
<> 在 2025-06-09 上传 | 大小：1.36mb | 下载：0

[VHDL编程] 27-examles-of-VHDL

说明：该程序包包含了许多十分实用VHDL设计实例，并进行了详细的编写思路说明，供大家参考。-This package contains a number of very practical examples and a detailed descr iption of the preparation of ideas, for your reference.
<杨安娜> 在 2025-06-09 上传 | 大小：1.22mb | 下载：0

[VHDL编程] DDS_verilog

说明：采用verilog实现了DDS发生器，源码已通过仿真编译已经板级调试，可直接模块化使用。-Verilog achieved using the DDS generator, source code has been compiled by board-level simulation debugging, modularity can be directly used.
<杨安娜> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] jianpanqudou

说明：主要是VHDL语言编写的键盘去抖程序，很正确，很实用-Mainly VHDL language keyboard to shake procedure, it is correct, it is practical
<王聪> 在 2025-06-09 上传 | 大小：99kb | 下载：0