[VHDL编程] t33

说明：交通灯控制系统 某路口有一条主干道和一条支干路交叉而成。根据统 计，主干道的交通流量为支路的两倍。要求： 1)、正常情况下，两路轮流放行，且主干道的放流时间 是支路的两倍。信号转换时，按照以下规律显示： 从通行变为停止时，按绿→黄→红次序变化； 从停止变为通行时，按红→闪动→绿次序变化； 主干道与支路的显示必须保证它们是交叉进行的。 2)、当路上出现特种车辆(如警车、消防车等)时，该路 口应将它立即放行，并使另一方向停止。如果两个方向 同时出现特种车，应时
<胡芳洲> 在 2026-01-12 上传 | 大小：2kb | 下载：0

[VHDL编程] LightExp

说明：交通灯，基于TPC，5s，3s，其中3s内黄灯可1s闪烁一次。重复。-LightExp code
<正体不明> 在 2026-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] PROTEUS

说明：适合初学者阅读与参考，请下载，这个文档很正规。-a good book，you can take a try，it is for new men。
<王建宁> 在 2026-01-12 上传 | 大小：2.36mb | 下载：0

[VHDL编程] filter

说明：Digital filter 1-st level project. Xilnx System Generator sources + verilog sources (PlanAhead project). All docs are in archive. Fully work.
<> 在 2026-01-12 上传 | 大小：197kb | 下载：0

[VHDL编程] obnar1

说明：Digital detector (a-type) 1-st level project. Xilnx System Generator sources + verilog sources (PlanAhead project). All docs are in archive. Fully work.
<> 在 2026-01-12 上传 | 大小：206kb | 下载：0

[VHDL编程] obnar3

说明：Digital detector (b-type) 1-st level project. Xilnx System Generator sources + verilog sources (PlanAhead project). All docs are in archive. Fully work.
<> 在 2026-01-12 上传 | 大小：187kb | 下载：0

[VHDL编程] stopwatch

说明：59.59七段数码管VHDL语言编写秒表-failed to translate
<王红阳> 在 2026-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] Chapter-1

说明：Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
<shixiaodong> 在 2026-01-12 上传 | 大小：2kb | 下载：0

[VHDL编程] Chapter-2

说明：Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
<shixiaodong> 在 2026-01-12 上传 | 大小：5kb | 下载：0

[VHDL编程] Chapter-3

说明：Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
<shixiaodong> 在 2026-01-12 上传 | 大小：4kb | 下载：0

[VHDL编程] Chapter-4

说明：Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
<shixiaodong> 在 2026-01-12 上传 | 大小：7kb | 下载：0

[VHDL编程] Chapter-5

说明：Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are
<shixiaodong> 在 2026-01-12 上传 | 大小：15kb | 下载：0