[VHDL编程] nano-logic

说明：本手册适用于使用NANO-LOGIC CPLD 系列开发板的用户。 一款较高端FPGA 开发板既可以做项目开发也可以配上一个“通用的基础设备接口 板”作为新人培训入门使用 本产品的推出旨在于方便用户扩展基础设备和初学者学习使用。在FPGA 产品的设计 中，在初期调试时为了方便调试和显示程序工作状态，经常会用到大量的调试接口，比 如灯、按键、液晶显示等设备；这些设备既浪费有限的FPGA 资源又浪费宝贵的板卡体 积。本开发板提供了通常用户调试程序所需要的基础输入输出和上位机通
<王培明> 在 2025-12-27 上传 | 大小：720kb | 下载：0

[VHDL编程] VGA_CON

说明：超帅VGA控制器源码 ，绝对原创 超帅VGA控制器源码 ，绝对原创-The VGA controller source code, Chaoshuai absolute originality
<王培明> 在 2025-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] Key-input-module

说明：基于altera器件的按键输入模块verilog-Based on altera device key input module verilog
<林伟> 在 2025-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] led-module

说明：通过按键处理模块送来的信号，对led进行控制-Through the key processing module sent signals to control led
<林伟> 在 2025-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] Digital-tube-display-module

说明：通过控制模块送来的数据对数码管进行动态扫描显示-Through the control module of the data sent to digital tube dynamic scanning display
<林伟> 在 2025-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] Loudspeaker-module

说明：通过触发信号使蜂鸣器发出乐声：7、4、1（高音部）-Through the trigger signal make buzzer send music: 7, 4, 1 (Alt)
<林伟> 在 2025-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] The-clock-points-frequency-module

说明：对外部晶振50M进行分频，分出1M、1k和1的频率-External crystal oscillator fifty m for crossover, ceding 1 m, 1 k and 1 frequency
<林伟> 在 2025-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] DS18B20_NEW2

说明：DS18B20 FPGA 数字温度计-DS18B20 FPGA digital temperature
<zhangruimin> 在 2025-12-27 上传 | 大小：1.29mb | 下载：0

[VHDL编程] MIPS-CPU

说明：全指令集MIPS-CPU工程，包含各分模块工程、测试程序和详细设计文档，QuartusII7.2测试通过。-MIPS-CPU works full instruction set, contains the sub-module engineering, testing procedures and detailed design documents, QuartusII7.2, the test passes.
<styx> 在 2025-12-27 上传 | 大小：10.25mb | 下载：0

[VHDL编程] clock

说明：可以當電子時鐘，有計時、調時還可以設鬧鐘，並且有鬧鈴-When the electronic clock timing, tune while you set the alarm clock and alarm
<台大隔壁> 在 2025-12-27 上传 | 大小：911kb | 下载：0

[VHDL编程] simple_spi

说明：广泛使用的spi总线描述，里面详细的列出了其协议，以及相应的verilog代码实现-Spi bus descr iption widely used, which is a detailed list of their agreement, and the corresponding verilog code implementation
<xjsfuture> 在 2025-12-27 上传 | 大小：605kb | 下载：0

[VHDL编程] 6counter

说明：六进制计数器，输入必需是二进制数.用555定时器来产生1HZ的信号脉冲，作为CP的输入信号-Hex counter, enter the required binary number. 1HZ signal pulse 555 timer to generate the input signal as the CP
<黄玲> 在 2025-12-27 上传 | 大小：38kb | 下载：0