[VHDL编程] AD_FIFO

说明：简单的Verilog程序，针对音频实验板的AD到DA调通试验，下载执行前请按照自己试验环境更改设置-Simple Verilog program for test the AD to DA loop of universal audio test platform. Please configure it according to the test environment before download and implement the program to FPGA
<ZHU XIANGYU> 在 2025-12-27 上传 | 大小：3.77mb | 下载：0

[VHDL编程] divider

说明：除法器，经过验证,性能优良，值得下载，应该是定点除法的-divider,it is verified and good performance
<陈毅> 在 2025-12-27 上传 | 大小：6kb | 下载：0

[VHDL编程] test-pwm

说明：FPGA 生成PMW波及其测试程序 使用modelsim se版本10.0测试可用-The FPGA generates the PMW wave and its test program
<曹晶晶> 在 2025-12-27 上传 | 大小：3.08mb | 下载：0

[VHDL编程] VGA

说明：这是我自己做的一个FPGA控制VGA，800*600*60，用的是20Mhz倍频到40MHz做的-This is a FPGA project using for VGA control
<bosco> 在 2025-12-27 上传 | 大小：3.47mb | 下载：0

[VHDL编程] ps2_lcd

说明：此代码能够使得键盘控制液晶，实时的进行书写，按下Backspace清屏-This code enables the keyboard to control the LCD, in real-time writing, press Backspace clear the screen
<边茂宣> 在 2025-12-27 上传 | 大小：3.08mb | 下载：0

[VHDL编程] 10bitADS

说明：此VHDL程序是实现与单片机通讯，实现用单片机8个IO口控制FPGA做AD转换，且AD转换芯片是10bit，作高速AD转换。-This VHDL program is to achieve single-chip communication, control FPGA using a single-chip 8 IO port AD converter AD converter chip is a 10bit, for high-speed AD converter.
<wang xian> 在 2025-12-27 上传 | 大小：1.24mb | 下载：0

[VHDL编程] mealy

说明：此代码能够运用状态机的思想实现mealy型的时序逻辑电路-This code can use state machine thought realize mealy type of sequential logic circuit
<边茂宣> 在 2025-12-27 上传 | 大小：1.85mb | 下载：0

[VHDL编程] moore

说明：此代码利用状态机的思想实现moore型的时序逻辑电路。-This code using state machine thought realize Moore type of sequential logic circuit
<边茂宣> 在 2025-12-27 上传 | 大小：1.48mb | 下载：0

[VHDL编程] dtsmg

说明：此代码运用的verilog语言实现对于动态数码管的编写，在动态数码管上显示0~7这几个数字。-This code using the verilog language realization for dynamic digital tube compiling, and in dynamic digital tube display 0 ~ 7 this a few Numbers
<边茂宣> 在 2025-12-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] ymq_38

说明：此代码运用verilog语言实现38译码器，在led来显示结果。-This code use verilog language realization and decoder, in led to display the results.
<边茂宣> 在 2025-12-27 上传 | 大小：2.17mb | 下载：0

[VHDL编程] code

说明：32位全加器 使用verilog写的硬件描述语言，xilinx芯片上运行过-32bits full adder
<许阳> 在 2025-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] code

说明：32bits流水线加法器，verilog语言的，xilinx公司芯片上运行通过-The 32bits pipelined adder verilog language, xilinx chip run through
<许阳> 在 2025-12-27 上传 | 大小：1kb | 下载：0