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[VHDL编程] fp1-40-1_1
说明:fpga任意频率输出,精度《=2 ,串口控制分频系数,从50hz-51.2k精确分频,其中还包括小数点的处理。 通信部分:波特率处理模块、数据接受模块、数据校验及解码模块 分频部分:altpll锁相环模块,分频数计算模块、小数0.5检验模块、分频模块 -fpga any frequency output accuracy " = 2 , serial control division factor, from 50hz-51.2k precision divider, whi<houjiajun> 在 2025-12-21 上传 | 大小:6.79mb | 下载:0
[VHDL编程] delay
说明:VHDL代码,源用与两路DDS之间的相位差,现可用于产生相位差可编程的1m时钟,精度可精确到0.01分。输出两路时钟,带起始控制位-VHDL code, source with the phase difference between the two DDS, can now be used to produce 1m phase programmable clock accuracy can be accurate to 0.01 points. Output two clocks with<houjiajun> 在 2025-12-21 上传 | 大小:1kb | 下载:0
[VHDL编程] irigb_quartusii
说明:irigb码,b码的quartus ii实现,自动产生b码。irigb code, quartus ii b code implementations, automatic code generation b.-irigb code, quartus ii b code implementations, automatic code generation b.<houjiajun> 在 2025-12-21 上传 | 大小:238kb | 下载:0
[VHDL编程] RS232uart(VHDL)
说明:rs232串口程序,包括输入和输出,vhdl实现。rs232 serial procedures, including input and output, vhdl implementation.-rs232 serial procedures, including input and output, vhdl implementation.<houjiajun> 在 2025-12-21 上传 | 大小:46kb | 下载:0
[VHDL编程] sindeshengcheng
说明:正选函数的产生,由ram生成地址 verilog编写-Being elected function generates an address verilog written by ram<刘备> 在 2025-12-21 上传 | 大小:6.43mb | 下载:0
[VHDL编程] uartdeverilog
说明:uart的编写 采用verilog 绝对可以用-uart prepared using verilog can definitely use<刘备> 在 2025-12-21 上传 | 大小:33kb | 下载:0
[VHDL编程] sv-reference-doc
说明:systemverilog入门 用于IC验证-for test<clare> 在 2025-12-21 上传 | 大小:17.67mb | 下载:0
[VHDL编程] proda_FixPt
说明:Fixed point code of vector multiplication<diwakar> 在 2025-12-21 上传 | 大小:1kb | 下载:0