[VHDL编程] Boundary-Scan-Architecture

说明：边界扫描技术相关资料，官方说明，含各个模块的介绍。很有参考价值。-Boundary-Scan Architecture
<mojhui> 在 2025-06-18 上传 | 大小：49kb | 下载：0

[VHDL编程] JTAG

说明：边界扫描技术相关资料，含各个模块的介绍。很有参考价值。-JTAG TAG CONTROLLER
<张> 在 2025-06-18 上传 | 大小：594kb | 下载：0

[VHDL编程] VGA

说明：基于FPGA的VGA动态显示设计，采用Verilog语言，只要实现VGA动态地显示图片，还有花纹，棋盘，以及按键控制音乐的声响等等。。。。有需要的就下来看看吧。-FPGA-based VGA display dynamic design, using Verilog language, as long as the VGA achieve dynamic display pictures, as well as patterns, board, and a key to control musi
<jav> 在 2025-06-18 上传 | 大小：10.37mb | 下载：0

[VHDL编程] bishe_VGA

说明：基于FPGA的VGA动态显示，有花纹，棋盘，以及图像的显示。还有音乐的播放。采用verilog语言-FPGA-based VGA display dynamic, with patterns, checkerboard, and the image is displayed. And music playback. Using verilog language
<jav> 在 2025-06-18 上传 | 大小：1.35mb | 下载：0

[VHDL编程] clkdivverilog

说明：使用verilog 计数50次 实现50分频，以此类推，分频器-clkdiv using verilog，
<sui> 在 2025-06-18 上传 | 大小：57kb | 下载：0

[VHDL编程] dds

说明：直接数字频率合成法产生正弦波，方波，锯齿波，三角波等基本波形。-Generate sine wave, direct digital frequency synthesis method of square wave, sawtooth wave, triangle wave and other basic waveform.
<marui > 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] encoder-based-on-Gray-code

说明：基于VHDL格雷码编码器的设计，可以在试验箱上直接运行-Design of VHDL encoder based on Gray code, can be run directly in the chamber
<漆广文> 在 2025-06-18 上传 | 大小：63kb | 下载：0

[VHDL编程] stopwatch

说明：在FPGA上实现秒表，有分秒毫秒三中不同显示。仅供参考，不算优质的代码-Realize stopwatch on FPGA, minutes and seconds there are three different display milliseconds. For reference only, not the quality of the code
<> 在 2025-06-18 上传 | 大小：1.28mb | 下载：0

[VHDL编程] my_alu

说明：一个简单的ALU程序设计，实现以下功能： 逻辑运算：与、或、非、异或、逻辑左移、逻辑右移 算术运算：加、减 -A simple ALU program designed to achieve the following functions: logic operations: AND, OR, NOT, XOR logical left, logical shift right arithmetic operations: addition, subtraction
<> 在 2025-06-18 上传 | 大小：580kb | 下载：0

[VHDL编程] Serial_Adder

说明：注意：是verilog语言写的 一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加-Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder
<> 在 2025-06-18 上传 | 大小：521kb | 下载：0

[VHDL编程] time_test

说明：利用10M的时钟，设计一个单周期形状的周期波形。这是用Verilog写的-Use 10M clock cycle design a single cycle waveform shape. This is written in Verilog
<猪肉先生> 在 2025-06-18 上传 | 大小：536kb | 下载：0

[VHDL编程] XC3S400TQ144

说明：Just little program for xilinx FPGA. It is can be used as a example for education.
<Ruslan> 在 2025-06-18 上传 | 大小：311kb | 下载：0