[VHDL编程] quadratic_func_latest.tar

说明：QUADRATIC_FUNC used to implement arctan
<jack abraham> 在 2025-06-18 上传 | 大小：350kb | 下载：0

[VHDL编程] ALU32

说明：32 bit ALU RTL Code using VHDL
<prasanth> 在 2025-06-18 上传 | 大小：369kb | 下载：0

[VHDL编程] Risc128

说明：128 bit RISC processor implementation in verilog
<prasanth> 在 2025-06-18 上传 | 大小：409kb | 下载：0

[VHDL编程] beep

说明：蜂鸣器输出报警声实验 滴。。 滴-Buzzer alarm sound experiment drop. . drop. . drop. .
<王鸿雪> 在 2025-06-18 上传 | 大小：131kb | 下载：0

[VHDL编程] Clk50M_div_1HZ

说明：分频实验，将50M时钟分频为1HZ，输出LED1，闪亮-Crossover experiment, 50M clock divider is 1HZ, output LED1, shiny
<王鸿雪> 在 2025-06-18 上传 | 大小：152kb | 下载：0

[VHDL编程] dled

说明：用于动态数码管显示实验，可以看到动态数码管显示 -Dynamic digital display experiment
<王鸿雪> 在 2025-06-18 上传 | 大小：184kb | 下载：0

[VHDL编程] key_led

说明：读取按键信号实验 如果按下的是key1,那么点亮LED1 如果按下的是key2,那么点亮LED1-LED2 以此类推，如果下按key8，那么全部点亮8个led-Read key signal experiment If you press the key1, then lit LED1 If you press the key2, then lit LED1-LED2 So, if the next press key8, then all lights 8 led
<王鸿雪> 在 2025-06-18 上传 | 大小：122kb | 下载：0

[VHDL编程] tlc549adc

说明：利用状态机实现对TLC549的采样控制，实验时可调节电位器RW1（在开发板底板左下角），改变ADC 的模拟量输入值，数据采集读取后在数码管上显示。可以自己用万用表测一下输入电压， 然后与读取到的数据比较一下。注意：数码管显示的数据不是最终结果，还需要转换。 转换方法： 比如，采样电压值为V ，ADC转换后读取的8位二进制数为D，Vref为参考电压值，这里是2.5V 那么以下等式成立： V=（D/256）*Vref-Using the state machine to ac
<王鸿雪> 在 2025-06-18 上传 | 大小：224kb | 下载：0

[VHDL编程] Frequency-divider

说明：利用Verilog设计的在停车场情况下的模拟的分频器和计数器的代码-The use of Verilog design in the parking lot in case of analog frequency divider and counter code
<陆晓忆> 在 2025-06-18 上传 | 大小：10kb | 下载：0

[VHDL编程] verilog

说明：用verilog设计的寄存器，储存器，锁存器，译码器以及在其中用到的八位串联并联间的相互转换。-Verilog design registers, memory, lock latch decoder and the use of eight series parallel conversion
<陆晓忆> 在 2025-06-18 上传 | 大小：11kb | 下载：0

[VHDL编程] Timing-

说明：利用verilog设计的停车场中的计数器计时器和计费器，完成智能管理效果-Use the counter timer and meter parking lot in the Verilog design, intelligent management
<陆晓忆> 在 2025-06-18 上传 | 大小：5kb | 下载：0

[VHDL编程] traffic

说明：学习VHDL语言入门程序——交通灯。对理解时序关系和VHDL基本语法很有帮助。-Learning VHDL language entry procedures- traffic lights. Understanding of the relationship between the timing and VHDL basic grammar.
<唐宏伟> 在 2025-06-18 上传 | 大小：1kb | 下载：0