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[VHDL编程] pipelines
说明:将组合逻辑系统地分割,并在各个部分之间插入寄存器,并暂存中间数据的方法。 将一个大操作分解成若干的小操作,每一步小操作的时间较小,所以能提高频率,各小操作能并行执行,所以能提高数据吞吐率。(A method to divide the combined logical system into a register and temporarily store the intermediate data between the parts. A large operation is decomp<小李子公公> 在 2025-06-06 上传 | 大小:10kb | 下载:0
[VHDL编程] timing_constraints
说明:方法能够自动地约束 PLL 的输入和输出时钟。ALTPLL megafunction 中指定的所有 PLL 参数都用于约束 PLL 的输入和输出时钟。(Methods can automatically constrain PLL input and output clock.Named in ALTPLL megafunction.All PLL parameters are used to constrain PLL input and output clocks.)<小李子公公> 在 2025-06-06 上传 | 大小:12kb | 下载:0
[VHDL编程] FPGA黑金开发板AX301原理图
说明:掌 握 V e r i l o g H D L 语 言 需 要 的 不 只 是 技 术 而已 , 最 重 要 是 那 颗 安 静 的 心 , 安 静 的 心 会 带 读 者 乘 风 破 浪 , 一 方 通 行 。 此 外 记 录 笔 记 的习 惯 更 为 重 要 , 向 自 己 学 习 比 起 向 他 人 学 习 更 有 学 习 的 价 值 。(It is not only the skill that is required to hold V e r I l o g H D l, but t<你四哥> 在 2025-06-06 上传 | 大小:115kb | 下载:0
[VHDL编程] PCIe Solutions on Xilinx FPGAs 初学者指南
说明:PCIE在国内公布的xilinx入门文档,有效帮助初学者入门。(PCIE's Xilinx introductory document, which is published in China, helps beginners get started effectively.)<飞飞> 在 2025-06-06 上传 | 大小:518kb | 下载:0
[VHDL编程] Mrunal Mirani Verilog Assignment 1
说明:Multiplexer logic etc<ksureja> 在 2025-06-06 上传 | 大小:525kb | 下载:0