[VHDL编程] Segment2

说明：ep2c5 实现 段寄存器 verilog语言，quartus 2 仿真-the realization of paragraph ep2c5 register verilog language, quartus 2 Simulation
<lizhuodong> 在 2025-06-17 上传 | 大小：367kb | 下载：0

[VHDL编程] modelsim

说明：用verilog编写的基于流水线结构的16阶滤波器的实现 -filter
<陈丽华> 在 2025-06-17 上传 | 大小：367kb | 下载：0

[VHDL编程] Quartus

说明：用vhdl编写的信号发生器源程序，可以产生正弦波，也可以根据需要产生其他波形-Prepared using vhdl source signal generator can produce sine wave, you can also produce other waveforms as needed
<LFwen> 在 2025-06-17 上传 | 大小：367kb | 下载：0

[VHDL编程] i2c_VHDL

说明：VHDL语言编写的I2C总线代码，在quartusII软件编译-Written in VHDL code for I2C bus
<malikun> 在 2025-06-17 上传 | 大小：367kb | 下载：0

[VHDL编程] temperature

说明：DS 18B20的VerilogHDL驱动程序-DS 18B20 driver' s VerilogHDL
<刘大> 在 2025-06-17 上传 | 大小：366kb | 下载：0

[VHDL编程] test_spi

说明：原创的altera de2-70 FPGA板功能测试实验，用于spi的读写。包含完整源代码，仿真文件，可直接下载到板子上的SOF文件，适合初学者研习。-Original altera de2-70 FPGA board function test, used for SDram read and write. Contains the complete source code, the simulation files, can be directly downloaded to the boa
<YUKAI ZHANG> 在 2025-06-17 上传 | 大小：366kb | 下载：0

[VHDL编程] AND_GATE

说明：执行“与”运算的基本门电路。有几个输入端，只有一个输出端。当所有的输入同时为“1”电平时，输出才为“1”电平，否则输出为“0”电平。-Perform basic gate "and" operation. There are several input, there is only one output. When all the input for the "1" at ordinary times at the same time, the output for a "1" level, o
<a> 在 2025-06-17 上传 | 大小：366kb | 下载：0

[VHDL编程] FPGAUART

说明：FPGA的串口通信程序，平台为XILINX的SPANTAN-6，压缩包中有具体的说明文档。-The serial communication of FPGA program and Platform for XILINX SPANTAN-6, compressed package with specific documentation.
<刘冰> 在 2025-06-17 上传 | 大小：366kb | 下载：0

[VHDL编程] counterbasedDPWM_D

说明：基于计数器的数字脉宽信号调制，用于电力电子设备pwm信号的产生-counter based digital puls width modulator
<Arclank> 在 2025-06-17 上传 | 大小：366kb | 下载：0

[VHDL编程] IIC

说明：基于FPGA开发板的IIC读写实验源代码，可以直接使用-FPGA-based development board IIC reading test source code can be used directly
<陈都> 在 2025-06-17 上传 | 大小：366kb | 下载：0

[VHDL编程] ethcomm

说明：转：FPGA Ethernet Communications Interface.-FPGA Ethernet Communications Interface
<richard> 在 2025-06-17 上传 | 大小：366kb | 下载：0

[VHDL编程] CCD_frequency_generator

说明：CCD工业相机六路频率发生器，VHDL语言实现，非Verilog HDL-CCD industrial camera image capture six-way frequency generator, VHDL language, non Verilog HDL.
<Alan> 在 2025-06-17 上传 | 大小：366kb | 下载：0