资源列表
[VHDL编程] CRCDecoding
说明:CRC检错程序。只能检错不能纠错。(40,32)的分组码检错,反馈函数:x8+x7+x4+x3+x+1-CRC error detection process. Not only error detection correction. (40,32) and block code error detection, feedback function: x8+ x7+ x4+ x3+ x+1<李雪茹> 在 2025-11-22 上传 | 大小:144kb | 下载:0
[VHDL编程] Simulink-to-VHDL-Route
说明:This paper presents the way of speeding up the route from the oretical design with Simulink/Matlab, via behavioral simulation in fixed-point arithmetic to the implementation on either FPGA or custom silicon. This has been achieved by porting<jack> 在 2025-11-22 上传 | 大小:144kb | 下载:0
[VHDL编程] DE2_CCD_PIP
说明:de2,altera fpga开发板,自带的源码,ccd_pip-de2, altera fpga development board, comes with source code, ccd_pip<李华伟> 在 2025-11-22 上传 | 大小:144kb | 下载:0
[VHDL编程] -FPGA-digital-processor
说明:基于FPGA的数字视频信号处理器设计,用与出路各种不同数字信号-The digital video signal based on FPGA, with processor design way out various digital signals<舍得> 在 2025-11-22 上传 | 大小:144kb | 下载:0
[VHDL编程] 3813412-Matlab-Simulink-Simulink-Matlab-to-Vhdl.r
说明:Simulink/Matlab-to-VHDL Route for Full-Custom/FPGA Rapid Prototyping of DSP Algorithms<T. H. Sutikno> 在 2025-11-22 上传 | 大小:144kb | 下载:0
[VHDL编程] Counter60sec
说明:VHDL语言编写的一个六十进制计数器(用于秒),一个脉冲输入引脚,一个复位引脚,8个BCD码输出引脚,一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。 -A 60 binary counter(for second) programmed with VHDL language.A pulse input, a reset input, eight BCD code output. It is one of my total 9 modules that are used to de<chzhsen> 在 2025-11-22 上传 | 大小:144kb | 下载:0
[VHDL编程] VHDL_divider
说明:基于VHDL的数控分频器设计及应用.基于VHDL的数控分频器设计,整个过程简单、快捷、可移植性强-VHDL-based design and application of NC divider<moke> 在 2025-11-22 上传 | 大小:144kb | 下载:0