[VHDL编程] verilog_shili

说明：计数器 锁存器 12位寄存器 带load，clr等功能的寄存器 双向脚（clocked bidirectional pin） 一个简单的状态机 一个同步状态机 用状态机设计的交通灯控制器 数据接口 一个简单的UART 测试向量（Test Bench）举例： 加法器源程序 相应加法器的测试向量test bench）-Counter latch 12 registers with load, clr functions such as two-foot r
<> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] The_6th

说明：
<上官> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] source_verilog

说明：基本VERILOG模块，有相当多的功能，慢慢欣赏吧-Basic Verilog module, a considerable number of functions,慢慢欣赏吧
<yucheng> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] DE2_NIOS_HOST_MOUSE_VGA

说明：Verilog代码，适合于初学者进行学习，是基于DE2平台的代码。-Verilog code, suitable for beginners to learn, is based on the DE2 platform code.
<wang> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] laps_management

说明：LAPS协议的设计与实现，用VHDL实现的协议设计。-LAPS Design and Implementation of the agreement, the agreement achieved with VHDL Design.
<许龙> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] SD_Physical_specsv101

说明：microSD卡的资料,包括其物理层参数。电气参数。-microSD card information, including their physical layer parameters. Electrical parameters.
<casual> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] FPGA_VRILOG

说明：一套基于XILIX,SPATAN2,XC2S200 芯片实验板上的,10个典型VRILOGHDL的FPGA实验,有帮助,-Based on a set of XILIX, SPATAN2, XC2S200 chip experimental board, 10 of VRILOGHDL typical FPGA experiments help
<liao> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] veriloginterleave2

说明：交织器的在5个源代码，:-) 对学习交织器真的很有用的啊 -Interleaver in 5 source code, :-) learning interleaver ah really useful
<吴雨彤> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] LC3-code.tar

说明：美国计算机界泰斗级作者Yale N. Patt的LC3 CPU VHDL源码,配合《计算机系统概论》一书学习效果更佳！-The United States computer industry Author greatest level Yale N. Patt of LC3 CPU VHDL source code, with
<guo> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] Altera_Avalon

说明：quartus7.1的avalon总线的测试。-the avalon bus quartus7.1 testing.
<雷> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] RS(204_188)decoder

说明：<Verilog HDL 语言编程》 RS(204,188)译码器的设计-<Verilog HDL language programming RS (204,188) Decoder
<李映波> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] SRAM_16Bit_512K

说明：Verilog 编写的IP核，512K的16位SRAM-Written in Verilog IP core, 512K 16-bit SRAM
<zhyy> 在 2025-12-28 上传 | 大小：11kb | 下载：0