[VHDL编程] fir

说明：FIR filter example for FPGA development
<alzemiro> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] LIP2261CORE_rom

说明：Verilog ROM Source code
<jc> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] v7

说明：Here is a Fifo impementation in vhdl with a 8 bit input and 8 bit output, reset and a synchronisation for reading and writing with different clocks
<alghost> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] VERILOG-COUNTER

说明：COUNTER DESIGN IN VERILOG
<pradeep> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] program

说明：This is various parts of encryptor part of DES algorithm.
<Lijothomas> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] fir

说明：this file contain a descr iption in vhdl of a fir it contain three part well described to similate the behavior of the this type of filter
<seif> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] uart-(VHDL)

说明：利用VHDL语言实现的UART串口通讯，以经过下载验证-the UART program with VHDL as develop language
<艾顺义> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] I2C_interface

说明：i2c interface with master-slave control
<ismail> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] vga_gen

说明：VGA Control with VHDL in Altera DE0 Board
<fatih> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] 90477673uart(Verilog)

说明：uart通讯程序源代码，采用verilog编写-urat program（verilog)
<te> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] 2008081014094045

说明：步进电机细分ip核，闭环回路反馈，详见注释-Ip Subdivision stepper motor nucleus, closed loop feedback, see note
<一> 在 2025-12-28 上传 | 大小：11kb | 下载：0

[VHDL编程] convert-.m-to-mdl-file

说明：priority encoder using verilog size is 20kb
<Baskar> 在 2025-12-28 上传 | 大小：11kb | 下载：0