[VHDL编程] liftvhdl

说明：四层电梯vhdl 1、 每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行，直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号，并按照电梯运行规则依次响应，每个请求信号保留至
<林姗> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] TestFixture

说明：I2C 控制器的 Verilog测试源程序-I2C controller Verilog source test
<杜丽丽> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] misunderstanding_in_FPGA

说明：FPGA设计中的误解。包括成本节约，低功耗设计，系统效率，信号完整性，可靠性设计-FPGA design misunderstandings. Including cost-saving, low-power design, system efficiency, signal integrity, reliability design
<zhaochuan> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] uartverilog

说明：xilinx提供的verilog_uart源码,适合做串口的人学习-Xilinx provided verilog_uart source, suitable for those who study serial
<伍迪> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] FPGADDS

说明：基于FPGA的DDS信号发生器的简单实现。DDS（直接数字合成）是近年来迅速发展起来的一种新的频率合成方法。这种方法简单可靠、控制方便，且具有很高的频率分辨率和转换速度，非常适合快速跳频通信的要求。 -FPGA-based signal generator DDS simple to achieve. DDS (direct digital synthesis) is a rapidly in recent years developed a new method of frequency sy
<洪利平> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] sing

说明：VHDL实现唱歌的功能，非常好就对了~ -VHDL functionality to achieve a good singer, very good on the ~
<zhangyi> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] AltrFir32

说明：借助于altera公司的IP核，在FPGA中使用dspbuilder实现32位低通FIR滤波器功能，-Altera With the company
<齐磊> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] FIFO_counters_VHDL

说明：FIFO和计数器以及时钟控制，用于程控交换机教学，与DSP和ADDA芯片配合完成程控交换机功能-FIFO and counters and clock control, program-controlled switchboard for teaching, with the DSP and complete ADDA chip with program-controlled switchboard function
<alanwater> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] risc

说明：RISC（reduced instruction setcomputer，精简指令集计算机）是一种执行较少类型计算机指令的微处理器。改源码是vhdl语言，能在FPGA上跑。-RISC [reduced instruction setcomputer, Reduced Instruction Set Computer] is an implementation of fewer types of computer instructions to the microprocessor. VHDL s
<zhang> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] jkflipflop

说明：Verilog code for JKflipflop
<sri> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] FIR5

说明：5阶数字滤波器FIR5，包括了Textio模拟等完整设计，VHDL-5_level digital filler, including Textio simulation
<大虾米> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] Quartus_Clock

说明：利用Quartus模块化层次化设计数字钟-Using Quartus hierarchical modular design digital clock
<hievery1> 在 2025-06-17 上传 | 大小：9kb | 下载：0