[VHDL编程] booth_multiplier_VHDL

说明：VHDL implementation of booth multipiler
<judy> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] RAM

说明：用VHDL编写一个字长16位，容量128B的RAM控制实现程序，并进行设计综合和功能模拟 。含源程序，及实验要求。适合初学者学习使用。-VHDL prepared with a 16-bit word length, 128B of the RAM capacity to achieve process control and design of analog integrated and functional. Containing source code, and experimental
<赵剑平> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] fpgafifo

说明：基于fpga 实现 fifo 基于FPGA的非对称同步FIFO设计-Fpga-based FPGA-based realization of fifo asymmetrical design of synchronous FIFO
<沈> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] FPGAbasedschematicdiagramofthephasemeasurement

说明：基于FPGA的相位测量原理图,完全用原理图的方式对相位差进行测量-FPGA-based schematic diagram of the phase measurement, complete with schematic diagram of the measurement on the phase difference
<kevin> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] FPGA

说明：FPGA和单片机串行通信接口的实现，VHDL的源代码。-And single-chip FPGA realization of serial communication interface, VHDL source code.
<chengjun> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] std_31002lib

说明：library vhdl xst hdp src std 31002 dio components xhdp hdlib hdpdeps sub00 library vhdl xst hdp src std 31002 dio components xhdp hdlib hdpdeps sub-library vhdl xst hdp src std 31002 dio components xhdp hdlib hdpdeps sub00 library vhdl xst hdp sr
<A> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] daima

说明：用VHDL语言设计一个8位加法器： 在八位加法器代码一中：加法器是由两个4位二进制加法器U1和U2组成的8位加法器逻辑电路，其中U1用来装载8位加法器中两个加数的低4位，而U2则用来装载高4位。在设计4位加法器时，定义输入信号量CIN、A、B以及输出信号量S、Cout。定义信号量SINT/AA/BB，将加数A和0并置后赋给AA，加数B和0并置后赋给BB，形成5位二进制数，这是为在做加法时发生溢出所做的处理，然后将加数AA与BB以及进位Cin相加赋给SINT，并将SINT的低4位赋给加数和S输
<SAM> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] jktrig

说明：时序逻辑电路中jk触发器的设计，用vhdl语言编写。-Jk flip-flops in sequential logic circuit design, using vhdl language.
<Mr zhang> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] ctrller

说明：本代码是控制SDRAM的VHDL代码，几经优化现已趋近完美，里面主要用状态机实现，现封装为entity，便于调用模块-This code is to control the SDRAM of the VHDL code, optimization has been several times closer to perfection, which is mainly used to achieve a state machine is encapsulated entity, easy to c
<kaishi> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] altera_mf

说明：高清或标清SDI信号，通过编写的FPGA的Audio程序进行处理。-HD or SD SDI signals, through the development of the FPGA-Audio procedures.
<邢占鹏> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] VHDL

说明：多人抢答器 源代码 实用 课程设计 用用VHDL语言-The source code for more than Responder practical courses designed for use with the VHDL language
<> 在 2025-06-17 上传 | 大小：9kb | 下载：0

[VHDL编程] verilogdesign

说明：verilog设计点滴经验，对fpga设计人员很有好处-Experience in verilog design
<gk> 在 2025-06-17 上传 | 大小：9kb | 下载：0