资源列表
[VHDL编程] 2011-03-09
说明:基于quartus II cycloneII verilog分频器-Divider based on quartus II cycloneII verilog<Tiger xu> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] Six-story-elevator-controller
说明:六层电梯控制器,这个很不错的,分享给大家-Six-story elevator controller, this is very good to share for everyone<木三清> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] project6_source
说明:VHDL D_Flip-Flops D Flip-Flop P/C layout and results of verification.<bo> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] 16-bit-high-speed-digital-correlator
说明:16 位高速数字相关器功能模块,VHDL语言编写-16-bit high-speed digital correlator modules, VHDL language<王建伟> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] usb20arm_by
说明:vhdl for usb2.0 interface-vhdl for usb2.0<gerile> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] chipromlmp
说明:片内ROM的LPM应用(适用于存储容量比较大的场合,本节具体描述的ROM为存储了256个点的SIN函数值)-Slice the application within LPM ROM<王国庆> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] Asynchronous-FIFO-design
说明:异步FIFO是一种先进先出的电路,在异步电路中,由于时钟之间周期和相位完全独立,因而数据丢失概率不为零。如何设计一个高可靠性、高速异步的FIFO是一个难点,本代码介绍了一种解决方法。-Asynchronous FIFO is a kind of advanced first out circuit, in asynchronous circuit, as the clock cycle and phase between full independence, thus data loss pro<王国庆> 在 2025-06-08 上传 | 大小:3kb | 下载:0
[VHDL编程] electronic_watch
说明:电子表仿真,有显示年月日、显示时间、修改年月日、修改时间、闹钟功能-electronic watch. Function: show of data, time, modification of data and time, and set alarm clock.<吴笑> 在 2025-06-08 上传 | 大小:3kb | 下载:0