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[VHDL编程UART

说明:General purpose UART written in Verilog Libero core generator.-General purpose UART written in Verilog Libero core generator.
<roob> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程RX_ASYNC_for_module_UART

说明:Rx Async for module UART written in Verilog Libero Designer core generator.-Rx Async for module UART written in Verilog Libero Designer core generator.
<roob> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程sixuanyi

说明:该程序主要是用VHDL编程来实现四选一的电路设计,并可在此基础上修改。-This program is mainly used VHDL programming to achieve one of four selected circuit design, and can be modified on this basis.
<谭莉> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程Dchufaqi

说明:用VHDL语言编程来实现D触发器以及它的各个功能。-VHDL language programming to achieve D flip-flop and its various functions.
<谭莉> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程Priority-encoder

说明:用VHDL语言编程来实现优先编码器的功能。-VHDL language programming to achieve priority encoder function.
<谭莉> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程FPGA-SPI-interface

说明:基于FPGA的SPI串行通信程序,具有分频、输出、输入等功能。-SPI serial communication program based on FPGA, with frequency, input and output, and other functions.
<zhangjb> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程UART

说明:设计一个具有固定波特率的UART串口收发器,可以实现9600波特率的串口通信,能够与PC机串口进行通信,支持8比特数据位、1比特停止位、无校验、无硬件流控模式。-Designed with a fixed baud rate of UART serial port transceiver can achieve 9600 baud serial communication, able to communicate with the PC serial port, support for 8-bi
<刘旭> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程EQctrl_20b_edge

说明:verilog edge type DFE
<mppiero> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程main

说明:demux impelementation for vhdl muxing protocol
<lst__0> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程keyboard

说明:这个程序是我们课题组对键盘板的FPGA的总结,传上去,希望对大家有用-This program is a summary of our group keyboard FPGA board, and pass up, I hope useful
<帅龙 张> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程dlx_modules.v

说明:经典dlx module文件,if和id模块做了部分修改-Classic dlx module file, if id module and made some modifications
<Jeff> 在 2025-06-16 上传 | 大小:3kb | 下载:0

[VHDL编程LIBRARY-IEEE

说明:将1Mhz的频率信号转换成29hz的频率。分频器-Converting the frequency signal into a frequency of 29hz of 1Mhz. Divider
<何三> 在 2025-06-16 上传 | 大小:3kb | 下载:0
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