[VHDL编程] Designing_With_FPGA_Part-3_RS232

说明：Designing_With_FPGA_Part 3_RS232.rar
<juan> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] sdram_singale_word

说明：使用verilog驱动的sdram单字节读写，可以学习一下sdram最基本的功能，学习sdram参考程序。-Use sdram verilog-driven single-byte read and write, you can learn the most basic functions sdram, sdram reference learning program.
<> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDL

说明：设计一个具有进位输入和进位输出的8位行波进位加法器-8-bit ripple carry adder design having a carry input and a carry output
<lee> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] i2c_6114

说明：使用FPGA对NVP6114进行配置！绝对原创，已经成功应用到AHD高清监控机上。代码为纯VHDL编写，不是软核的。-Using FPGA to configure NVP6114! Absolutely original, has been successfully applied to the AHD high-definition monitor system. Write code for pure VHDL, not NIOS or MicroBlaze.
<sunyongchang> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] smg

说明：根据黑金动力编写的数码管vhdl版本，适合初学者使用- According black gold vhdl power digital version written for beginners
<fushenzhen> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] non_ham_en_decoder

说明：不组帧汉明编码/解码，Verilog语言实现，带仿真程序。 -No framing hamming encoding/decoding, Verilog language, with the simulation program.
<张刚> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] cycle_en_decoder

说明：卷积码编码/解码，Verilog语言实现，带仿真程序。-Convolution encoder/decoder, Verilog language, with a simulation program.
<张刚> 在 2025-06-16 上传 | 大小：3kb | 下载：1

[VHDL编程] fpga_pid

说明：在FPGA内使用PID算法反馈控制小车速度和方向，四电机独立-PID algorithm within the FPGA using feedback control the car speed and direction, four independent motors
<xu> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] XC95288-optical-cable-host

说明：本程序是基于Xilinx的CPLD95288芯片开发的光线通讯，AD7656AD采集功能的主机程序。-This procedure is a host-based communications program light of CPLD95288 Xilinx chip development, AD7656AD capture capability.
<杜含宇> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] emmc_cmd_interface_module

说明：emmc控制芯片CMD命令线主机接口模块,-emmc control chip CMD command line host interface module
<Elkan> 在 2025-06-16 上传 | 大小：3kb | 下载：2

[VHDL编程] src_vtb

说明：用verilog实现的维特比译码电路，可以实现维特比译码-With verilog realize Viterbi decoding circuit, Viterbi decoding can be achieved
<李中星> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] myuart

说明：实现用FPGA实现UART串口功能，默认波特率为9600，包括发送模块接收模块和时钟模块-module uart，9600 bauds
<baiqiujian> 在 2025-06-16 上传 | 大小：3kb | 下载：0