[VHDL编程] serial-cordic-verilog

说明：implementation of cordic algorithm for many aplication like cos, sinus, polar to rectangular conversion and rectangular to polar conversion. It s written in verilog language and testbench is included
<appolo> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] Electronic-Clock

说明：电子表具有显示和调时的基本功能，可以显示时、分、秒和毫秒，并通过按键进行工作模式选择，工作模式有4种，分别是正常计时模式、调时模式、调分模式、调秒模式。-Electronic watch has the basic function of the display and adjust, can display when, minutes, seconds, and milliseconds, and through the keys work mode selection, working
<刘亮> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] music-player

说明：实现音乐播放器设计，有音乐播放查表电路模块-finish the design of music player,it has the look-up circuit table module of music playing
<刘洋洋> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] autoseller

说明：设计FPGA模块模拟自动售货机的工作过程，功能如下（1）售货机有两个进币孔，一个是输入硬币，一个是输入纸币，硬币的识别范围是5角和1 元的硬币，纸币的识别范围是1 元、5 元，10 元，20 元，50元，100元。乘客可以连续多次投入钱币。（2）顾客可以选择的商品种类有16种，价格分别为1-16元，顾客可以通过输入商品的编号来实现商品的选择。即有一个小键盘（0-9按键）来完成，比如输入15时要先输入1，再输入5。（3）顾客选择完商品后，可以选择需要的数量。然后可以继续选择商品及其数量，每次可以选
<shan> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] AD80305

说明：一种基于xilinx FPGA S6,verilog 实现AD80305输入输出接口配置，可参考-Based xilinx FPGA S6, verilog realize AD80305 input and output interface configuration, refer to
<> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] matlabtoconver

说明：Embedded applications have emerged appreciably during the past few years due to the considerable increase of nomad and traveller ways of life. These itinerant lifestyles induce the apparition and development of more and more portable and autono
<shankar.m> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] IODELY

说明：Xilinx IO端口IODELY的使用例程。使用200M作为参考时钟。分别调用两组IODELY完成正向延时和等效逆向延时。-Xilinx IO port IODELY use routines. The use of 200M as a reference clock. Two groups of IODELY positive respectively call completion delay and the equivalent reverse delay.
<kirin-Jen> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] Router

说明：5 Pin Router with Virtual Output Queues 32 bit arbiter optional encoder and decoder also included along with priority encoder-5 Pin Router with Virtual Output Queues 32 bit arbiter optional encoder and decoder also included along with priority encode
<Yak> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] bzfadmultiplier

说明：BZFAD MUltiplier Code In Verilog Possible Bugs
<Yak> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] UART

说明：用VHDL书写串口通信源码，在fpga上验证过-Serial communication with VHDL source code written in the fpga verified
<王三木> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] timer.tar

说明：this a 32-bit general purpose timer.-one time mode continue mode
<liangfengbo> 在 2025-06-16 上传 | 大小：3kb | 下载：0

[VHDL编程] phase-locked-loop-implementation

说明：在FM0数据解码时，利用锁相环生成数据同步时钟信号。文件为锁相环实现。Verilog HDL-When FM0 decoding data using the phase-locked loop generates the data synchronizing clock signal. File for phase-locked loop implementation.Verilog HDL
<> 在 2025-06-16 上传 | 大小：3kb | 下载：0