[VHDL编程] phase-locked-loop-implementation

说明：在FM0数据解码时，利用锁相环生成数据同步时钟信号。文件为锁相环实现。Verilog HDL-When FM0 decoding data using the phase-locked loop generates the data synchronizing clock signal. File for phase-locked loop implementation.Verilog HDL
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[VHDL编程] normCORDIC_VHDL

说明：用VHDL写的CORDIC算法下求距离的一个模块，经测试可用精度高-By seeking lower write VHDL distance CORDIC algorithm module, the test can be used with high precision
<Size Xiao> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] FIFO-queue-using-a-DPRAM

说明：FIFO queiue using DPRAM goog project
<ramana> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] hc595

说明：This source code implement led module using 74HC595
<Quan> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] Ex_1

说明：A VHDL ABOUT ANALOG TO DIGITAL CONVERT.
<Ye> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] scr

说明：高级篇03：基于matlab和fpga的FIR滤波器设计-Senior chapter 03: matlab and fpga based FIR filter design
<李林> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] add

说明：The circuit 1 in is a 1-bit binary adder with 3 inputs (A, B and Carry-In) and 2 outputs (Sum and Carry-Out).The circuit 2 depends on circuit 1 which create a VHDL file ADD4 which is a 4-bit binary adder built using ADD1 components.
<jiang nan> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] systemc

说明：用新兴的硬件描述语言SYSTEMC编写的一个ALU功能单元-SYSTEMC programme
<祝润> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] SDRAM_Verilog

说明：本源码由Verilog语言编写，用硬件实现SDRAM的读写和存储数据功能，包括SDRAM的控制模块、初始化模块、读写模块等！-The source the Verilog language, implemented in hardware SDRAM read and write and store data, including SDRAM control module, initialization module, reader module, etc!
<zhanglong> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] iic_rw

说明：eeprom的iic控制读写，verilog编写-eeprom iic verilog
<lxn> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] viterbi_decode_veeren

说明：Viterbi decoding algorithm
<hr> 在 2025-12-17 上传 | 大小：3kb | 下载：0

[VHDL编程] timer

说明：Simple 32-bit timer realization with APB interface with support of interrupt generation and switching clock source.
<scnn86> 在 2025-12-17 上传 | 大小：3kb | 下载：0