[VHDL编程] c16_multiple

说明：精通verilog HDL语言编程源码之2--常用乘法器设计-Proficient in verilog HDL source language programming of 2- Common Multiplier
<李平> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] c22_FIFO

说明：精通verilog HDL语言编程源码之8——异步FIFO设计-Proficient in language programming verilog HDL source of 8- Asynchronous FIFO Design
<李平> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] OPERATION_UNIT

说明：本程序为加密芯片内部加密运算单元部分，包括32位减法器、移位寄存器、加/减法器、寄存器等，对密码芯片运算部分设计具有一定指导意义-The procedure for encryption chip unit internal encryption algorithms, including 32-bit subtraction, and shift register, add/subtraction, and register and so on password-chip design has
<zhaohongliang> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] 32-bit_multiplier_model

说明：此程序为32-bit乘法器，另附有VHDL测试程序-This procedure for 32-bit multiplier, followed VHDL test procedures
<zhaohongliang> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] chuankou

说明：串口VHDL实现 -Serial Serial VHDL realization of VHDL
<cheng> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] Digital_freq_tester

说明：VHDL编写的数字显示型频率测试仪，用数码管显示-VHDL figures prepared frequency tester, digital display
<王冰> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] Full_Adder

说明：內含fulladder結構檔,電路檔,測試檔(testbench)以及執行檔(.do)-Fulladder file containing the structure, the circuit file, test file (testbench), as well as executable file (. Do)
<蕭宇德> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] timer_0

说明：计数器的FPGA控制程序，开发平台为ISE或者quartus-FPGA counter control procedures, development platform for the ISE or Quartus
<> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] ffcsr

说明：伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。-Pseudo-random sequence generator-filtered on behalf of binary feedback shift register, verilog hdl original code.
<李辛> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog_SRAM

说明：使用Verilog写的SRAM的控制程序，仅供参考！-The use of the SRAM write Verilog the control procedures, for reference purposes only!
<yangyu> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] 4bit_buma_adder

说明：Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。-Verilog operation: the source code to write their own input, complementary code output by the state machine to control the four adder, in order to ensure timing
<wizard> 在 2025-06-15 上传 | 大小：2kb | 下载：0

[VHDL编程] fifo

说明：先入先出缓冲存储器，采用verilog hdl-FIFO buffer memory, using verilog hdl
<江浩> 在 2025-06-15 上传 | 大小：2kb | 下载：0