资源列表
[VHDL编程] 48_4.12
说明：网络通信中的MII接口 通常将4位nibble数据送出，此程序将4位数据组合成8位数据并行输出（8比特==1个字节）。。完全可用 同时包含84转换-The MII network interface usually sent four nibble data, this procedure will be 4-bit data into 8-bit parallel output data (8 bits == 1 byte). . Completely available at the<王鹏> 在 2025-06-14 上传 | 大小：2kb | 下载：0
[VHDL编程] generic_testbench
说明：VHDL中关于generic的用法，及其testbench，可以使用Modelsim仿真查看其功能-the usage of generic,a testbench file is given, we can use it to simulate the generic s function<xietianjiao> 在 2025-06-14 上传 | 大小：2kb | 下载：0
[VHDL编程] the_VHDL_programe_of_generate_RAM
说明：一个产生RAM的VHDL代码，使用这个程序不需要调用系统的RAM，可以对这个代码进行适当的修改，以提高RAM的速度-the VHDL programe of generate RAM<xietianjiao> 在 2025-06-14 上传 | 大小：2kb | 下载：0
[VHDL编程] A_bit_serial_data_transmitter
说明：比特序列传送模块 把输入的八位比特数据 做循环后每个比特输出 详细请看英文描述-• To create Verilog-HDL modules written in the RTL style appropriate for both simulation and synthesis, for the various component parts of an Asynchronous Serial Data Transmitter. • To verify th<吴德昊> 在 2025-06-14 上传 | 大小：2kb | 下载：0
[VHDL编程] TRL_Design_of_a_asynchronous_bit_serial_data_trans
说明：RTL 异步数据传送模块 用verilog HDL 语言描述 输入为八比特数据，执行操作后异步每比特输出。-• To create Verilog-HDL module written in the RTL style appropriate for both simulation and synthesis, for an Asynchronous Serial Data Transmitter. • To verify the correct behavi<吴德昊> 在 2025-06-14 上传 | 大小：2kb | 下载：0