[VHDL编程] Vies-to-answer-first-8-is

说明：这是一个八路抢答器的vhdl程序设计论文，经过eda上机检测通过-This is a vies to answer first the program for 8 VHDL design paper, through computer eda detection through
<王洪建> 在 2025-06-16 上传 | 大小：190kb | 下载：0

[VHDL编程] shiyan

说明：OFDM中的信道均衡技术对于研究如何消除噪声干扰以及去除相位偏移的有着重要的作用-OFDM channel equalization techniques in the study of how to eliminate noise and to remove the phase offset has an important role in
<闫城> 在 2025-06-16 上传 | 大小：1.3mb | 下载：0

[VHDL编程] AssignmentP7

说明：1. Design a VHDL model for a 4-bit up-and-down synchronous binary counter with carry and borrow signs using FSM. Verification of this design is especially appreciated.
<魏攸> 在 2025-06-16 上传 | 大小：201kb | 下载：0

[VHDL编程] AssignmentP6

说明：1. For the VHDL model given below (Code List One), compare the FIFOs implementations on CPLD and FPGA. (1) Synthesize and verify (simulate) the VHDL design of the FIFOs (2) For CPLD implementation (fit) of the FIFOs, how many MCs (macrocells) an
<魏攸> 在 2025-06-16 上传 | 大小：113kb | 下载：0

[VHDL编程] AssignmentP4

说明：Assignment 4: 1. Analyze and simulate the following code lists (code1 and code 2) with the same input signals shown below by presenting POW and OL. If the data type of “a, b, c, d, u, v, w, x, y, z” is declared as std_logic, what will the simulatio
<魏攸> 在 2025-06-16 上传 | 大小：168kb | 下载：0

[VHDL编程] AssignmentP3

说明：Assignment 3 Construct VHDL models for 74-139 dual 2-to-4-line decoders using three descr iption styles, i.e., behavioral, dataflow and structural descr iptions. (1) Synthesize and (2) simulate these models respectively in the environment of Xilinx
<魏攸> 在 2025-06-16 上传 | 大小：138kb | 下载：0

[VHDL编程] assignmentP2

说明：1. Access the relevant reference books or technical data books and give accurate definitions for the following timing parameters: (1) propagation time tPD, (2) transition time tTD, (3) setup time tSU, (4) hold time tHD, and (5) clock-to
<魏攸> 在 2025-06-16 上传 | 大小：168kb | 下载：0

[VHDL编程] real_module

说明：对进来的数据进行乒乓操作，例如0-63出来的结果是31-0,63-32.进来和出去为同一时钟，且都是流水线方式，结构为双口RAM.-Ping-pong on the incoming data operations, such as 0-63, the results are 31-0,63-32. Come in and out of the same clock, and are pipelined, the structure of dual-port RAM.
<王海生> 在 2025-06-16 上传 | 大小：1.83mb | 下载：0

[VHDL编程] ds18b20caiji

说明：VHDL DS18B20采集显示程序，希望帮助大家-VHDL DS18B20 acquisition and display program
<戴超> 在 2025-06-16 上传 | 大小：5kb | 下载：0

[VHDL编程] shumaguanVHDL

说明：武汉理工，VHDL数码管显示程序，经过调试-VHDL digital tube display program, after the experiment board debugging Wuhan
<戴超> 在 2025-06-16 上传 | 大小：4kb | 下载：0

[VHDL编程] cic5

说明：5级级联CIC滤波器的VHDL程序。CIC是最简单最易实现的低通滤波器，通常CIC滤波器如果采用单级，带外衰减不够，因此需要级联使用，5级级联的CIC带外衰减能够满足大多数的设计要求。而带内的衰减可以采用补偿滤波器抵消掉绝大部分。-the code of 5-CIC
<陈建敏> 在 2025-06-16 上传 | 大小：1kb | 下载：0

[VHDL编程] comp_sheji1

说明：CIC补偿滤波器的VHDL代码。通常单级的CIC阻带衰减不够，级联后阻带衰减满足要求，但是通带衰减又太大，补偿滤波器就是为了满足带内衰减要求而设计的。-THE code of CIC compensation filter.
<陈建敏> 在 2025-06-16 上传 | 大小：1kb | 下载：0