[VHDL编程] baseband_verilog

说明：verilog实现的基带信号编码，整个系统分为六个模块，分别为：时钟模块,待发射模块,卷积模块,扩频模块,极性变换和内插模块,成型滤波器-verilog implementation baseband signal coding, the entire system is divided into six modules, namely: the clock module, to be launched modules, convolution module, spread spectrum m
<刘新> 在 2025-06-09 上传 | 大小：26kb | 下载：0

[VHDL编程] hh

说明：ad1674的控制程序VHDL 利于初学者掌握AD新片的控制，实现了初始化，采集存储-AD1674 CONTROL VHDL
<wangyl> 在 2025-06-09 上传 | 大小：170kb | 下载：0

[VHDL编程] fpga

说明：fpga数字电子系统设计与开发 ISE I2C UART usb vga -ISE I2C UART usb vga
<xiong> 在 2025-06-09 上传 | 大小：1.49mb | 下载：0

[VHDL编程] VHDL_for_clock

说明：基于VHDL语言的数字钟设计，附有完整的程序代码，并有仿真结果。-VHDL-based digital clock design, with a complete code, and have the simulation results.
<zpqmal> 在 2025-06-09 上传 | 大小：50kb | 下载：0

[VHDL编程] B_PON_OLT_VHDL

说明：ATM-PON(Passive Optical Network) OLT vdhl proj.file
<mr.jeon> 在 2025-06-09 上传 | 大小：15.39mb | 下载：0

[VHDL编程] B_PON_ONU_VHDL

说明：ATM-PON ONU vhdl proj. file good luck
<mr.jeon> 在 2025-06-09 上传 | 大小：6.02mb | 下载：0

[VHDL编程] UART

说明：是使用ISE实现UART通信功能，可以提高你的FPGA能力。-Is to use the ISE implementation UART communication can improve the ability of your FPGA.
<dengfeng> 在 2025-06-09 上传 | 大小：18kb | 下载：0

[VHDL编程] left_shift_register

说明：用ＥＤＡ实现的一个带有同步并行预置功能的８位左移移位寄存器-With the EDA to achieve a preset function in parallel with synchronous 8-bit left shift register
<哈哈> 在 2025-06-09 上传 | 大小：144kb | 下载：0

[VHDL编程] adder

说明：一位全加器可由两个一位半加器与一个或门构成，该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路-A full adder can be two a half-adder and an OR gate structure, the design is the use of hierarchical descr iption method, first of all the design half-adder circuit, be packa
<哈哈> 在 2025-06-09 上传 | 大小：154kb | 下载：0

[VHDL编程] 2x4_decoder

说明：2*4 decoder program in verilog
<sandeep> 在 2025-06-09 上传 | 大小：31kb | 下载：0

[VHDL编程] bitadder

说明：verilog code for 4 bit adder
<sandeep> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] 4x1_mux

说明：verilog code for 481 mux
<sandeep> 在 2025-06-09 上传 | 大小：16kb | 下载：0